JPS58196694A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58196694A JPS58196694A JP57077904A JP7790482A JPS58196694A JP S58196694 A JPS58196694 A JP S58196694A JP 57077904 A JP57077904 A JP 57077904A JP 7790482 A JP7790482 A JP 7790482A JP S58196694 A JPS58196694 A JP S58196694A
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- JP
- Japan
- Prior art keywords
- memory
- data
- address
- circuit
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶装置に関し、特にリフレッシュを必要とす
るダイナミック型記憶素子を用いて構成され且つ誤り検
出修正手段を有する記憶装置に関する。
るダイナミック型記憶素子を用いて構成され且つ誤り検
出修正手段を有する記憶装置に関する。
ＭＯ８ダイナミック型ｆ’ＬＡＭなどリフレッシュを必
要とするダイナミック型記憶素子を用いて構成された記
憶装置では１通常、記憶データの誤りｔ検出して修正可
能なｔＳＶ＜例えば１６ビツトデータ内の１ピツトエラ
ー）のときはこれを修正する＃４９噴出修正手段を備え
ている。しかるに従来この槽の紀ｔｉｉ装置では、メモ
リサイクル（リードサイクル）で修正可能な−りｔ−検
出し九とき該メモリサイクルで当該番地のデータのリー
ドと修正データのライトを行っているので該メモリサイ
クルがのび、特に電子交換機のような２重化システムで
はｗＡ９のあった記憶装置以外の装置（以下他装置）に
影ｗｅ及Ｊ！シ２重化記憶装置の制御系が複雑となるた
め高価になるという欠点があった。
要とするダイナミック型記憶素子を用いて構成された記
憶装置では１通常、記憶データの誤りｔ検出して修正可
能なｔＳＶ＜例えば１６ビツトデータ内の１ピツトエラ
ー）のときはこれを修正する＃４９噴出修正手段を備え
ている。しかるに従来この槽の紀ｔｉｉ装置では、メモ
リサイクル（リードサイクル）で修正可能な−りｔ−検
出し九とき該メモリサイクルで当該番地のデータのリー
ドと修正データのライトを行っているので該メモリサイ
クルがのび、特に電子交換機のような２重化システムで
はｗＡ９のあった記憶装置以外の装置（以下他装置）に
影ｗｅ及Ｊ！シ２重化記憶装置の制御系が複雑となるた
め高価になるという欠点があった。
本発明の目的は、リードデータに修正可能な一す【検出
したとき、ｖｋ続するリフレッシュサイクルで、且つ記
憶装置内部で修正データによってリフレッシユを行うこ
とにより上記の欠点を解決した記憶装置を提供すること
にある。
したとき、ｖｋ続するリフレッシュサイクルで、且つ記
憶装置内部で修正データによってリフレッシユを行うこ
とにより上記の欠点を解決した記憶装置を提供すること
にある。
本発明による記憶装置は、リフレッシ＆を必要とするダ
イナミック型記憶素子を用いて構成され且つｇｖ＃Ｌ出
修正手股を有する記憶装置において、該誤り検出修正手
段が修正可能なｗＡｐを検出したとき、そのメモリサイ
クルで修正データを中央処理装置へ送出し且つ誤りのあ
ったアドレスを記憶する手段ｔ−Ｍ−Ｌ、且つ後続する
りフレッシ島サイクルで前記アドレスの内容【修正する
手段を有することを製鎖とする。
イナミック型記憶素子を用いて構成され且つｇｖ＃Ｌ出
修正手股を有する記憶装置において、該誤り検出修正手
段が修正可能なｗＡｐを検出したとき、そのメモリサイ
クルで修正データを中央処理装置へ送出し且つ誤りのあ
ったアドレスを記憶する手段ｔ−Ｍ−Ｌ、且つ後続する
りフレッシ島サイクルで前記アドレスの内容【修正する
手段を有することを製鎖とする。
次に図面を番照して本発明について説明する。
図は本発明のｂＣｔｋ肢置の装実施列を示すブロック図
である。同図（Ｃおいて、記憶装置は中央処理装置から
のライトデータＤおよびアドレス情報ＡＬＩＤをそれぞ
れ保持する１°込みデータレジスタｌおよびアドレスレ
ジスタ２と、リフレッシエアドレスｔカウントするりフ
レッシェカウンタ３と、前記ライトデータＤのチェック
ビットパターンからチェックコードを生成するチェック
コード生成回路４と、ダイナミック型記ｍ素子を用いて
構成され制御回路１２の指示によりデータのリード。
である。同図（Ｃおいて、記憶装置は中央処理装置から
のライトデータＤおよびアドレス情報ＡＬＩＤをそれぞ
れ保持する１°込みデータレジスタｌおよびアドレスレ
ジスタ２と、リフレッシエアドレスｔカウントするりフ
レッシェカウンタ３と、前記ライトデータＤのチェック
ビットパターンからチェックコードを生成するチェック
コード生成回路４と、ダイナミック型記ｍ素子を用いて
構成され制御回路１２の指示によりデータのリード。
ライトおよび前記記憶素子のりフレッシユが行われるメ
モリ５と、骸メモリ５の誤りのあったアートレスおよび
その時のデータをそれぞれ保持するエラーアドレスレジ
スタ６およびエラーデータレジスタ７と、＃Ｊ記制御回
路１２の指示により前記アドレスレジスタ２．リフレッ
シュカウンタ３およびエラーアドレスレジスタ６の出力
のいずれかを前記メモリ５に伝える選択回路８と、１１
Ｉ記メモリ５からのデータおよびチェックコードに基づ
きデータの誤りをチェックし１ビットエラーｔ−検出し
たときチェック信号を出力するチェック回路９と。
モリ５と、骸メモリ５の誤りのあったアートレスおよび
その時のデータをそれぞれ保持するエラーアドレスレジ
スタ６およびエラーデータレジスタ７と、＃Ｊ記制御回
路１２の指示により前記アドレスレジスタ２．リフレッ
シュカウンタ３およびエラーアドレスレジスタ６の出力
のいずれかを前記メモリ５に伝える選択回路８と、１１
Ｉ記メモリ５からのデータおよびチェックコードに基づ
きデータの誤りをチェックし１ビットエラーｔ−検出し
たときチェック信号を出力するチェック回路９と。
該チェック信号により１ピツトエラーがあったととの表
示およびデータを修正して中央処理装置への送出ｔそれ
ぞれ行うエラー表示フリップフロップｌＯおよび修正回
路１１と、前記中央処理装置からのリード／ライト信号
Ｒ／Ｗ、リフレッシュ偏号ＲＥＦおよびタイミング信号
Ｔｔ−受けてメモリサイクル、リフレッシ−サイクルに
おける上記 １の記憶装置内各部の動作手順
制御を行う前記制御回路１２と、＃記エラーアドレスレ
ジスタ６とリフレッシュカウンタ３との出力の一致性を
チェックする一致チェック回路１３とから構成される。
示およびデータを修正して中央処理装置への送出ｔそれ
ぞれ行うエラー表示フリップフロップｌＯおよび修正回
路１１と、前記中央処理装置からのリード／ライト信号
Ｒ／Ｗ、リフレッシュ偏号ＲＥＦおよびタイミング信号
Ｔｔ−受けてメモリサイクル、リフレッシ−サイクルに
おける上記 １の記憶装置内各部の動作手順
制御を行う前記制御回路１２と、＃記エラーアドレスレ
ジスタ６とリフレッシュカウンタ３との出力の一致性を
チェックする一致チェック回路１３とから構成される。
次に本実施例の動作について説明する。メモリサイクル
においてデータ書込みの場合、中央処理装置からライト
データＤ（データビットとチェックビットから成る）、
アドレス情報ＡＤＤおよびライト信号ｗｌ書込みデータ
レジスタ１１アドレスレジスタ２および制御回路１２が
それぞれ受信する。続いて前記制御回路１２は前記中央
処理装置からタイく／グ信号（同期信号）Ｔｔ受けると
。
においてデータ書込みの場合、中央処理装置からライト
データＤ（データビットとチェックビットから成る）、
アドレス情報ＡＤＤおよびライト信号ｗｌ書込みデータ
レジスタ１１アドレスレジスタ２および制御回路１２が
それぞれ受信する。続いて前記制御回路１２は前記中央
処理装置からタイく／グ信号（同期信号）Ｔｔ受けると
。
データ書込み手ｌｉｔ決めて市記書込みデータレジスタ
１１アドレスレジスタ２．チェックブード生成回路４．
メモリ５および選択回路８に所要の制御信号を送るので
、該メモリ５がイネーブルの期間にアドレスレジスタ２
から選択回路８を介した前記アドレス情報ＡＤＤに応じ
たメモリ５の当該アドレスに前記ライトデータＤの書込
みが行われるとともに、該ライトデータＤは書込みデー
タレジスタ１からチェックコード生成回路４へも送られ
てそのチェックピットパターンに応じたチェックコード
が生成されメモリ５の前記当該アドレスに記憶される。
１１アドレスレジスタ２．チェックブード生成回路４．
メモリ５および選択回路８に所要の制御信号を送るので
、該メモリ５がイネーブルの期間にアドレスレジスタ２
から選択回路８を介した前記アドレス情報ＡＤＤに応じ
たメモリ５の当該アドレスに前記ライトデータＤの書込
みが行われるとともに、該ライトデータＤは書込みデー
タレジスタ１からチェックコード生成回路４へも送られ
てそのチェックピットパターンに応じたチェックコード
が生成されメモリ５の前記当該アドレスに記憶される。
メモリサイクルにおいてデータ読出しの場合。
中央処理装置からアドレス情報ＡＤＤおよびリード信号
ｋＬ１にアドレスレジスタ１および制御回路１２がそれ
ぞれ受信する。続いて前記制御回路１２が前記中央処理
装置からのタイミング信号Ｔによりデータ続出し手１ｌ
ＮＫ−決めて前記アドレスレジスタ２、メモリ５および
選択回路８に所要の制御信号を送るので、該メモリ５が
イネーブルの期間に前記アドレス情報ＡＤＤに応じたメ
モリ５の当該アドレスのデータ（データビットおよびチ
ェックピットから成るリードデータ）の絖出しが行われ
。
ｋＬ１にアドレスレジスタ１および制御回路１２がそれ
ぞれ受信する。続いて前記制御回路１２が前記中央処理
装置からのタイミング信号Ｔによりデータ続出し手１ｌ
ＮＫ−決めて前記アドレスレジスタ２、メモリ５および
選択回路８に所要の制御信号を送るので、該メモリ５が
イネーブルの期間に前記アドレス情報ＡＤＤに応じたメ
モリ５の当該アドレスのデータ（データビットおよびチ
ェックピットから成るリードデータ）の絖出しが行われ
。
該リードデータはチェック回路９に送られる。該チェッ
ク回路９では前記制御回路１２の指示によりチェックコ
ードによって修正可能な誤り（１ビｙ）エラー）の検出
チェックが行われる。このチェックの結果前記データビ
ットに前記ｌゼットエラーがなければ前記チェック回路
９から出力されないので、前記データビットは修正回路
ｌｉｔスルーして中央処理装置へ送信される。また前記
チェックの結果前記データビットの１ビツトエラーが噴
出されれば、＃紀チェック回路９は出力をエラー表示フ
リップフロップ１ｏおよび修正回路１１に送るので、該
エラー表示フリップフロップ１゜はセットされ該修正回
路１１はデータ修正（エラービットの反転）倉行いその
修正データを中央処理装置へ送信する。制御回路１２は
前記エラー表示フリップフロップ１０からの指示により
エラーアドレスレジスタ６およびエラーデータレジスタ
７に所！’の制御信号を送るので、アドレスレジスタ２
および修正回路１０の内容、すなわち１ビツトエラーが
あう友アドレスとそのときのデータビットが該エラーア
ドレスレジスタ６およびエラーデータレジスタ７にそれ
ぞれ保持される。以後所定回数のメモリサイクルの動作
（上記のデータ書込みｔ友はデータ読田し動作）が行わ
れたＬＩ７フレツシ：Ｌサイクルの動作が行われる。
ク回路９では前記制御回路１２の指示によりチェックコ
ードによって修正可能な誤り（１ビｙ）エラー）の検出
チェックが行われる。このチェックの結果前記データビ
ットに前記ｌゼットエラーがなければ前記チェック回路
９から出力されないので、前記データビットは修正回路
ｌｉｔスルーして中央処理装置へ送信される。また前記
チェックの結果前記データビットの１ビツトエラーが噴
出されれば、＃紀チェック回路９は出力をエラー表示フ
リップフロップ１ｏおよび修正回路１１に送るので、該
エラー表示フリップフロップ１゜はセットされ該修正回
路１１はデータ修正（エラービットの反転）倉行いその
修正データを中央処理装置へ送信する。制御回路１２は
前記エラー表示フリップフロップ１０からの指示により
エラーアドレスレジスタ６およびエラーデータレジスタ
７に所！’の制御信号を送るので、アドレスレジスタ２
および修正回路１０の内容、すなわち１ビツトエラーが
あう友アドレスとそのときのデータビットが該エラーア
ドレスレジスタ６およびエラーデータレジスタ７にそれ
ぞれ保持される。以後所定回数のメモリサイクルの動作
（上記のデータ書込みｔ友はデータ読田し動作）が行わ
れたＬＩ７フレツシ：Ｌサイクルの動作が行われる。
リフレッシュサイクルでは、中央処理装置からのりフレ
ッシー信号ＲＥＦｔ−受信して制御回路１２はリフレツ
シエ手ａｔ決めてリフレッシュカウンタ３．メモリ５お
よび選択回路８に所要の制＃信号を送るので、該メモリ
５の各記憶素子は順次リフレッシェされる。前記選択回
路８ｔ−介した前記リフレッシュカウンタ３からのメモ
リ５のアドレスが前記エラーアドレスレジスタ６の保持
アドレスと一致し九ａ＆Ｓすなわち典型的１６にピット
素子では７ビツトでＴｏり、一致チェック回路１３によ
るチェックの結果前記保持アドレス（７ビツト）のうち
リフレッシエアドレスに対応するビットが一致したとき
は当該アドレスのデータを修正し、残りのメモリ素手は
リフレッシ−する。前記制御回路１２は前記エラー表示
７リツプ７０ツブ１０の指示により前記メモリ５．エラ
ーアドレスレジスタ６、エラーデータレジスタ７および
選択回路８に所要の制御信号を送るので該エラーデータ
レジスタ７に保持されている修正データは前述のデータ
書込み動作と同様に書込みデータレ゛ジス １
り１．チェックコード生成回路４ｔ−介して前記メモリ
５の当該アドレスに書き込まれる。そのｖｋ前記制御回
路１２からの制御信号により前記エラーアドレスレジス
タ６およびエラーデータレジスタ７はリセットされ、ま
た各記憶素子のりフレック２が継続される。
ッシー信号ＲＥＦｔ−受信して制御回路１２はリフレツ
シエ手ａｔ決めてリフレッシュカウンタ３．メモリ５お
よび選択回路８に所要の制＃信号を送るので、該メモリ
５の各記憶素子は順次リフレッシェされる。前記選択回
路８ｔ−介した前記リフレッシュカウンタ３からのメモ
リ５のアドレスが前記エラーアドレスレジスタ６の保持
アドレスと一致し九ａ＆Ｓすなわち典型的１６にピット
素子では７ビツトでＴｏり、一致チェック回路１３によ
るチェックの結果前記保持アドレス（７ビツト）のうち
リフレッシエアドレスに対応するビットが一致したとき
は当該アドレスのデータを修正し、残りのメモリ素手は
リフレッシ−する。前記制御回路１２は前記エラー表示
７リツプ７０ツブ１０の指示により前記メモリ５．エラ
ーアドレスレジスタ６、エラーデータレジスタ７および
選択回路８に所要の制御信号を送るので該エラーデータ
レジスタ７に保持されている修正データは前述のデータ
書込み動作と同様に書込みデータレ゛ジス １
り１．チェックコード生成回路４ｔ−介して前記メモリ
５の当該アドレスに書き込まれる。そのｖｋ前記制御回
路１２からの制御信号により前記エラーアドレスレジス
タ６およびエラーデータレジスタ７はリセットされ、ま
た各記憶素子のりフレック２が継続される。
なお、上記の複数のメモリサイクル（リードサイクル）
において１ビツトエラーが検出された場合には通常蛾終
のリードサイクルで検出されたもののみが修正され、ま
たあるリードサイクルで修正不能な誤り（２ビツトエラ
ーなど）が検出された場合には修正されずに中央処理装
置に送僅されるが、このようなエラー発生の確率は極め
て小さくいずれも実用上問題とはならない。
において１ビツトエラーが検出された場合には通常蛾終
のリードサイクルで検出されたもののみが修正され、ま
たあるリードサイクルで修正不能な誤り（２ビツトエラ
ーなど）が検出された場合には修正されずに中央処理装
置に送僅されるが、このようなエラー発生の確率は極め
て小さくいずれも実用上問題とはならない。
本実施列においてチェックコード生成回路４゜メモリ５
の一部、チェック回路９および修正回路１１による哄９
検出修正機能や制御回路１２による紀憶湊置内各部の動
作手順制御機能などは公知の技術により容易に実現可能
である。
の一部、チェック回路９および修正回路１１による哄９
検出修正機能や制御回路１２による紀憶湊置内各部の動
作手順制御機能などは公知の技術により容易に実現可能
である。
本実施列は本発明？制限するものではない。すなわち、
修正データの書込みはエラーデータレジスタ７ｔ−省き
、リフレッシュサイクルでエラー表示フリップフロップ
１０からの指示によりエラーアドレスレジスタ６の内容
（哄りのあった番地）のデ〜りをメモリ５から読み出し
た後チェック回路９の出力に基づき修正回路１１でデー
タ修正を行い、この修正データを当該番地に書き込むよ
うにしてもよい。またリフレッシ＾信号ｆ’ＬＥＦはタ
イミング信号Ｔに基づき制御回路１２内で生成してもよ
い。さらにデータの構成（データビットおよびチェック
ビット）は任意のものでよく、メモｌ７５ｔ−構成する
ダイナミック型記憶素子は４ｋ。
修正データの書込みはエラーデータレジスタ７ｔ−省き
、リフレッシュサイクルでエラー表示フリップフロップ
１０からの指示によりエラーアドレスレジスタ６の内容
（哄りのあった番地）のデ〜りをメモリ５から読み出し
た後チェック回路９の出力に基づき修正回路１１でデー
タ修正を行い、この修正データを当該番地に書き込むよ
うにしてもよい。またリフレッシ＾信号ｆ’ＬＥＦはタ
イミング信号Ｔに基づき制御回路１２内で生成してもよ
い。さらにデータの構成（データビットおよびチェック
ビット）は任意のものでよく、メモｌ７５ｔ−構成する
ダイナミック型記憶素子は４ｋ。
１６に、６４にピッｌるいはそれ以上のいずれのものに
も適用できることはいうまでもない。
も適用できることはいうまでもない。
以上の説明により明らかなように本発明の記憶装置によ
れば、メモリサイクルでは修正データの中央処理装置へ
の送出および誤りのあっ九アドレスの記憶全行い、且つ
後続するリフレッシュサイクルで修正データの書込みを
該記憶製置内部で行うので、メモリサイクルの延長およ
び他装置へ及ばず影響がなくなるという効果が生じる。
れば、メモリサイクルでは修正データの中央処理装置へ
の送出および誤りのあっ九アドレスの記憶全行い、且つ
後続するリフレッシュサイクルで修正データの書込みを
該記憶製置内部で行うので、メモリサイクルの延長およ
び他装置へ及ばず影響がなくなるという効果が生じる。
特に電子交換機のような２重化システムにおいても２重
化紀憶装置の複雑な制御系を要しないのでシステムの大
幅な経済化が達成される。
化紀憶装置の複雑な制御系を要しないのでシステムの大
幅な経済化が達成される。
図は本発明の記憶装置の一実施例を示すブロック図であ
る。
る。
Claims (1)
- リフレッシ、ｔ−必要とするダイナミック型記憶素子を
用いて構成され且つ誤９ｔｌｌｔＢ修正手段を有する記
ｔｉｌ装置において、該誤り検出修正手段が修正可能な
−ｐを検出したとき、そのメモリサイクルで修正データ
を中央処理装置へ送出し且つ誤りのあったアドレスを記
憶する手段を有し、且つ後続するリフレッシュサイクル
で前記アドレスの内容を修正する手段を有することを特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077904A JPS58196694A (ja) | 1982-05-10 | 1982-05-10 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077904A JPS58196694A (ja) | 1982-05-10 | 1982-05-10 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196694A true JPS58196694A (ja) | 1983-11-16 |
Family
ID=13647056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077904A Pending JPS58196694A (ja) | 1982-05-10 | 1982-05-10 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196694A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201735A (ja) * | 1988-02-08 | 1989-08-14 | Yokogawa Electric Corp | マイクロプロセッサ装置 |
| JPH02202655A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | 記憶装置 |
-
1982
- 1982-05-10 JP JP57077904A patent/JPS58196694A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201735A (ja) * | 1988-02-08 | 1989-08-14 | Yokogawa Electric Corp | マイクロプロセッサ装置 |
| JPH02202655A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | 記憶装置 |
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