JPH01201735A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプロセッサと、このマイクロプロセッ
サによってアクセスされるパリティ付きメモリとを備え
たマイクロプロセッサ装置に関し、更に詳しくは何等か
のエラーが発生した場合、そのアドレスを保持する機能
を備えたマイクロプロセッサ装置に関する。

（従来の技術） マイクロプロセッサと、これによってアクセスされるメ
モリなどで構成された装置において、データ転送の異常
検出機能として、パリティチェックを行う手法がよく行
われている。

ここでマイクロプロセッサとして、例えばＭＣ６８００
０（Ｍｏｔｏｒｏ　ｌａ社）を使用し、最速動作（Ｎｏ
　　Ｗａｉｔ、）で動作させようとする場合、データが
確定する前にデータ転送承認信号（Ｄ　’Ｔ”　Ａ　Ｃ
Ｋ　）を返す必要がある。

この様な場合には、パリティチェックを行ってエラーを
検出しても、マイクロプロセッサへの通知（ＢＥＲＲ信
号をアサートする）は、そのサイクルには間に合わず、
次のサイクルになる。

ＢＥＲＲ信号を検知したマイクロプロセッサは、そのア
ドレスやその他のコントロール信号をスタックし、エラ
ー処理ルーチンへ飛び、そのスタックされたアドレスを
含む情報を元に、種々の対応を行うことになる。

（発明が解決しようとする課題） しかしながら、前記したようにスタックされたアドレス
が実際にパリティエラーの発生した時点でのアドレスで
はなく、次のサイクルのものであり、正しい対応が行え
ないという問題点が生ずる。

本発明は、この様な点に鑑みてなされたものであって、
その目的は、異常検出時に実際にエラーが発生した時点
でのアドレスを保持し、そのエラーに対する対応を正し
く行うことができるマイクロプロセッサ装置を実現する
ことにある。

（課題を解決するための手段） 前記した課題を解決する本発明は、 マイクロプロセッサと、このマイクロプロセッサによっ
てアクセスされるパリティ付きメモリとを備えたマイク
ロプロセッサ装置において、パリティエラーを検出して
エラー信号を出力するパリティチェック回路と、前記マ
イクロプロセッサのアクセス動作を最速にすると共に前
記エラー信号により次のサイクルに異常を示す信号を前
記マイクロプロセッサに通知するアクセスコントロール
回路と、アドレスをラッチしそこにラッチしたアドレス
をデータバスに読み出すことができるようにしたレジス
タ手段と、前記エラー信号をモニターし前記レジスタ手
段に実際にエラーが発生したアドレスが保持されるよう
にラッチ信号を発生するラッチコントロール回路とを備
えて構成される。

（作用） パリティチェック回路においてパリティチェックの結果
、異常が検出されると、エラー信号をアクセスコントロ
ール回路及びラッチコントロール回路にそれぞれ出力す
る。ラッチコントロール回路はこのエラー信号を受け、
レジスタ手段に、エラー発生時点での実アドレスが保持
されるようにラッチ信号を制御する。レジスタ手段にラ
ッチされたアドレスは、データバスを介してマイクロプ
ロセッサによって読み取られる。

（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。

第１図は、本発明の一実施例を示す構成ブロック図であ
る０図において、１は例えばＭＣ６８０００のようなマ
イクロプロセッサ、２はこのマイクロプロセッサ１によ
ってアクセスされるパリティ付きメモリで、マイクロプ
ロセッサｌとはアドレスバスＡＢと、データバスＤＢと
を介して結ばれている。

３はデータバスＤＢ上のデータをモニターし、パリティ
をチエツクしエラー検出を行うパリティチェック回路で
、エラーを検出するとパリティエラー検出信号ＥＲＲを
出力する。４はマイクロプロセッサ１のアクセス動作を
最速にするように制御するアクセスコントロール回路で
、データ転送承認信号ＤＴＡＣＫと、パリティチェック
回路３からのエラー信号ＥＲＲを受け、次のサイクルに
異常を示す信号ＢＥＥＲをマイクロプロセッサ１に通知
する。

５はアドレスバスＡＢに結合し、アドレスバスＡＢ上の
アドレスをラッチするレジスタ手段で、ここにラッチし
たアドレスはデータバスＤＢを介してマイクロプロセッ
サ１が読み出せるように構成されている。

６はエラー信号ＥＲＲをモニターし、レジスタ手段５に
実際にエラーが発生した時点でのアドレスが保持される
ようにラッチ信号ＲＣＨを制御するラッチコントロール
回路である。

このように構成した装置の動作を次に説明する。

第２図は、その動作の一例を示すタイムチャートである
。

（イ）はアドレスバスＡＢ上にマイクロプロセッサ１か
ら出力されるアドレスを示し、（ハ）はデータバスＤＢ
上のデータを示している。（ロ）はこれらのアドレス及
び、データのストローブ信号ＡＳ、ＤＳを示している。

マイクロプロセッサ１は、最速動作を行うためにアクセ
スコントロール回路４からの信号によってそのアクセス
が制御されている。

すなわちデータバスＤＢ上のデータが確定する前に、デ
ータ転送承認信号ＤＴＡＣＫをアサートしている。

パリティチェック回路３は、データバスＤＢ上のデータ
のパリティチェックを行っており、例えば（ａ）に示す
ようにパリティエラーを検出すると、（ホ）に示すよう
にエラー検出信号ＥＲＲをアクセスコントロール回路４
及びラッチコントロール回路６にそれぞれ出力する。

アクセスコントロール回路４は、前記したようにマイク
ロプロセッサ１を最速動作させるためにデータ確定前に
ＤＴＡＣＫをアサートしていて、エラー信号ＥＲＲを受
けた時点では、そのサイクルは正常と判断し、次のサイ
クルに（へ）に示すようにエラー通知信号ＢＥＲＲをア
サートし、マイクロプロセッサ１に通知する。

一方、ラッチコントロール回路６は、（ロ）に示すアド
レスストローブ信号Ａｓによってレジスタ手段５へのラ
ッチ信号ＲＣＨを（ト）に示すように出力し、レジスタ
手段５は、このラッチ信号ＲＣＨを受け、（チ）に示す
ように毎サイクルのアドレスを順次ラッチする。

そして、（ａ）に示すようにパリティエラーが検出され
、パリティチェック回路３からのエラー信号ＥＲＲを受
けると、ラッチコントロール回路６は、次のサイクルで
アドレスストローブＡＳがアサートされても、（ト）の
破線に示すようなラッチ信号を出力することをしないよ
うに制御する。

これによってレジスタ手段５には、実際にパリティエラ
ーが発生した時点でのアドレス「Ｂ」が（チ）に示すよ
うに、そのまま保持される。

その後マイクロ１０セツサ１は、パスエラーエクセプシ
ョンで、レジスタ手段５にラッチされているアドレス情
報「Ｂ」をデータバスＤＢを介して、その曲の情報と共
に読み出す。

（発明の効果） 以上詳細に説明したように、本発明によれば、マイクロ
プロセッサの最遠動作に於けるパリティエラーの発生に
ついて、実際にエラーが発生した時点での実アドレスを
、レジスタ手段にラッチされた情報から知ることができ
、これからパリティエラーに対する正しい対応をとるこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成ブロック図、第２図は
その動作の一例を示すタイムチャートである。 １・・・マイクロプロセッサ ２・・・メモリ ３・・・パリティチェック回路 ４・・・アクセスコントロール回路 ５・・・レジスタ手段 ６・・・ラッチコントロール回路 ＡＢ・・・アドレスバス ＤＢ・・・データバス 第１図

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサと、このマイクロプロセッサによっ
   てアクセスされるパリテイ付きメモリとを備えたマイク
   ロプロセッサ装置において、パリテイエラーを検出して
   エラー信号を出力するパリテイチェック回路と、前記マ
   イクロプロセッサのアクセス動作を最速にすると共に前
   記エラー信号により次のサイクルに異常を示す信号を前
   記マイクロプロセッサに通知するアクセスコントロール
   回路と、アドレスをラッチしそこにラッチしたアドレス
   をデータバスに読み出すことができるようにしたレジス
   タ手段と、前記エラー信号をモニターし前記レジスタ手
   段に実際にエラーが発生したアドレスが保持されるよう
   にラッチ信号を発生するラッチコントロール回路とを備
   えたマイクロプロセッサ装置。