JPH04291648A - 非同期データ転送システムおよび方法 - Google Patents
非同期データ転送システムおよび方法Info
- Publication number
- JPH04291648A JPH04291648A JP3308353A JP30835391A JPH04291648A JP H04291648 A JPH04291648 A JP H04291648A JP 3308353 A JP3308353 A JP 3308353A JP 30835391 A JP30835391 A JP 30835391A JP H04291648 A JPH04291648 A JP H04291648A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- storage device
- asynchronous
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012546 transfer Methods 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims description 38
- 238000005070 sampling Methods 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 8
- 230000001960 triggered effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000009471 action Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Detection And Correction Of Errors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は非同期装置の間でデータ
を転送するシステムおよび方法に関する。特に、本発明
は単一のチャネル装置と複数の非同期記憶装置との間で
データを転送し、改良されたエラー検出及び障害分離で
もってデータ転送を実施するシステムおよび方法に関す
る。
を転送するシステムおよび方法に関する。特に、本発明
は単一のチャネル装置と複数の非同期記憶装置との間で
データを転送し、改良されたエラー検出及び障害分離で
もってデータ転送を実施するシステムおよび方法に関す
る。
【0002】
【従来の技術】近年、コンピュータの速度および一般的
な能力において著しい増大がある。これは主に、より大
きくより複雑な問題を解決したいと、人々が望んだこと
が原因である。これらいくつかの問題の大きさおよび要
求されている生データの量を考慮すると、大容量記憶装
置のようなコンピュータ周辺機器の速度とパワーは、パ
ワフルなコンピュータをフルに利用するために非常に重
要である。
な能力において著しい増大がある。これは主に、より大
きくより複雑な問題を解決したいと、人々が望んだこと
が原因である。これらいくつかの問題の大きさおよび要
求されている生データの量を考慮すると、大容量記憶装
置のようなコンピュータ周辺機器の速度とパワーは、パ
ワフルなコンピュータをフルに利用するために非常に重
要である。
【0003】大容量記憶装置の速度は伝統的に、最新式
コンピュータの速度よりもかなり遅れていた。これは主
に、大容量記憶装置はコンピュータの計算部(“ホスト
・コンピュータ”と呼ばれる)と違って、転送部を含ん
でいるという事実のためである。その結果、今日の高速
コンピュータと結合して効果的に作動するより速いデー
タ記憶装置に対する要求が絶えず存在している。
コンピュータの速度よりもかなり遅れていた。これは主
に、大容量記憶装置はコンピュータの計算部(“ホスト
・コンピュータ”と呼ばれる)と違って、転送部を含ん
でいるという事実のためである。その結果、今日の高速
コンピュータと結合して効果的に作動するより速いデー
タ記憶装置に対する要求が絶えず存在している。
【0004】任意の所定時点において、最新式記憶装置
はある有限割合のスループットがある。このように、ホ
ストの効率的な速度は、このスループットの割合がいか
なるものになるかを配慮するため、しばしば制限される
。さらに、最新式記憶装置は、非常に高価となる傾向が
ある。
はある有限割合のスループットがある。このように、ホ
ストの効率的な速度は、このスループットの割合がいか
なるものになるかを配慮するため、しばしば制限される
。さらに、最新式記憶装置は、非常に高価となる傾向が
ある。
【0005】これらの問題を緩和するために、統合的に
結合された複数記憶装置の概念が発達した。この概念は
さらに図1によって説明される。
結合された複数記憶装置の概念が発達した。この概念は
さらに図1によって説明される。
【0006】図1によると、記憶機構108はチャネル
・ユニット102とn個の記憶装置104とを含むこと
が示してある。記憶機構108が記憶するためにホスト
・コンピュータからデータを受け取ると(すなわち、“
書込み”が要求されたとき)、そのデータはチャネル・
ユニット102に送られる。他の装置(図示せず)また
はチャネル・ユニット102自身は、データをセクショ
ンまたはグループにストライプする(すなわち、データ
を分割する)。例えば、各セクションは2バイトの長さ
とする。そのデータが記憶装置104に送られると、記
憶装置1は、例えば、第1のセクションを受け取り、記
憶装置2は第2のセクションを、…というように、記憶
装置nがn番目のセクションを受け取るまで続く。この
プロセスはそれ自身を繰り返し、記憶装置1はn+1番
目のセクションを受け取る…というように続いて行く。
・ユニット102とn個の記憶装置104とを含むこと
が示してある。記憶機構108が記憶するためにホスト
・コンピュータからデータを受け取ると(すなわち、“
書込み”が要求されたとき)、そのデータはチャネル・
ユニット102に送られる。他の装置(図示せず)また
はチャネル・ユニット102自身は、データをセクショ
ンまたはグループにストライプする(すなわち、データ
を分割する)。例えば、各セクションは2バイトの長さ
とする。そのデータが記憶装置104に送られると、記
憶装置1は、例えば、第1のセクションを受け取り、記
憶装置2は第2のセクションを、…というように、記憶
装置nがn番目のセクションを受け取るまで続く。この
プロセスはそれ自身を繰り返し、記憶装置1はn+1番
目のセクションを受け取る…というように続いて行く。
【0007】データはチャネル・ユニット102からバ
ス110を経て、記憶装置104に送られる。バス11
0は、一端を記憶装置104の1つに置き、他端をチャ
ネル・ユニット102に置く個々のバス・リンク(n個
のリンク)からなっている。任意の所定時間にバス11
0に送られた分割データ(すなわち、所定時間にn個の
リンク全体にあるデータの全体)は、“ワード”と呼ば
れる。このバス110は、データの他に、制御信号の転
送も典型的に容易にすることができる。
ス110を経て、記憶装置104に送られる。バス11
0は、一端を記憶装置104の1つに置き、他端をチャ
ネル・ユニット102に置く個々のバス・リンク(n個
のリンク)からなっている。任意の所定時間にバス11
0に送られた分割データ(すなわち、所定時間にn個の
リンク全体にあるデータの全体)は、“ワード”と呼ば
れる。このバス110は、データの他に、制御信号の転
送も典型的に容易にすることができる。
【0008】ホスト・コンピュータ106が記憶データ
を記憶装置104から検索せよと要求すると(すなわち
、“読出し”が要求されたとき)、記憶機構108の記
憶装置104は、記憶データをバス102によってチャ
ネル・ユニット102に送り返す。そのデータはさらに
、なんらかの方法でインタリーブされ、ホスト・コンピ
ュータ106に送られる。もちろん、これを効果的に行
うために、個々の記憶装置104からのデータは並行し
て、チャネル・ユニット102が受け取らねばならない
(すなわち、“ワード”の全要素はチャネル・ユニット
102に同時に到達せねばならない)。
を記憶装置104から検索せよと要求すると(すなわち
、“読出し”が要求されたとき)、記憶機構108の記
憶装置104は、記憶データをバス102によってチャ
ネル・ユニット102に送り返す。そのデータはさらに
、なんらかの方法でインタリーブされ、ホスト・コンピ
ュータ106に送られる。もちろん、これを効果的に行
うために、個々の記憶装置104からのデータは並行し
て、チャネル・ユニット102が受け取らねばならない
(すなわち、“ワード”の全要素はチャネル・ユニット
102に同時に到達せねばならない)。
【0009】ホスト・コンピュータ106は個々の記憶
装置104とではなく、チャネル・ユニット102とだ
けインターフェースするので、複数の記憶装置104の
使用はホスト・コンピュータに対しトランスペアレント
である。しかしながら、ホスト・コンピュータ106が
認識するのは、単一の記憶装置104の使用におけるス
ループットの莫大な増大である。
装置104とではなく、チャネル・ユニット102とだ
けインターフェースするので、複数の記憶装置104の
使用はホスト・コンピュータに対しトランスペアレント
である。しかしながら、ホスト・コンピュータ106が
認識するのは、単一の記憶装置104の使用におけるス
ループットの莫大な増大である。
【0010】図1の記憶機構108によって企図される
装置のタイプにおいて、各記憶装置104は典型的にマ
イクロプロセッサ,メモリ,論理回路,および記憶装置
104の操作を制御するためのソフトウェアを含んでい
る。その結果、各記憶装置104は、マイクロプロセッ
サおよび論理回路のためのクロックを駆動する発振器を
含んでいる。複数の発振器のこうした使用は、設計時に
大きな柔軟性を許容する。なぜなら、各要素は、マスタ
発振器と同じ速度で(または多重に)走行する必要はな
いからである。このように、装置間の位相の正確な同期
に関する問題には遭遇しない。
装置のタイプにおいて、各記憶装置104は典型的にマ
イクロプロセッサ,メモリ,論理回路,および記憶装置
104の操作を制御するためのソフトウェアを含んでい
る。その結果、各記憶装置104は、マイクロプロセッ
サおよび論理回路のためのクロックを駆動する発振器を
含んでいる。複数の発振器のこうした使用は、設計時に
大きな柔軟性を許容する。なぜなら、各要素は、マスタ
発振器と同じ速度で(または多重に)走行する必要はな
いからである。このように、装置間の位相の正確な同期
に関する問題には遭遇しない。
【0011】それ自身の発振器を含む記憶装置104の
それぞれに加えて、チャネル・ユニット102はそのマ
イクロプロセッサおよび論理回路のクロックを駆動する
それ自身の発振器を含むことも企図している。このよう
に、記憶装置104はそれぞれに関して非同期的に動作
しているだけでなく、それらはチャネル・ユニット10
2に関しても同様に、非同期的に動作している。そのよ
うな環境における、記憶装置104とチャネル・ユニッ
ト102間の全データ転送は、多重非同期インターフェ
ースを通じて行われる。
それぞれに加えて、チャネル・ユニット102はそのマ
イクロプロセッサおよび論理回路のクロックを駆動する
それ自身の発振器を含むことも企図している。このよう
に、記憶装置104はそれぞれに関して非同期的に動作
しているだけでなく、それらはチャネル・ユニット10
2に関しても同様に、非同期的に動作している。そのよ
うな環境における、記憶装置104とチャネル・ユニッ
ト102間の全データ転送は、多重非同期インターフェ
ースを通じて行われる。
【0012】しかしながら、非同期インターフェースの
使用は、それ自身の問題がないというわけではない。デ
ータが記憶装置104からチャネル・ユニット102へ
、効率的に並行して転送されるために、この転送に含ま
れるバスまたは複数のバスは、上に述べた装置の非同期
性を収容できなければならない。データを記憶装置10
4からチャネル・ユニット102へ、非同期インターフ
ェースによって転送する際の問題は、データをいつ転送
するかの指示を、記憶装置104が必要とするというこ
とである。各記憶装置104は継続して、互いにまたは
他の装置と通信しているわけではないので、並行して互
いにデータを転送し合うために、なんらかの通信機構が
全記憶装置104をイネーブルする必要がある。さらに
、システムの非同期性は、チャネル・ユニット102が
、いつバスをサンプリングできるかを知りサンプリング
されたデータが有効であることを保証するのを、困難に
している。
使用は、それ自身の問題がないというわけではない。デ
ータが記憶装置104からチャネル・ユニット102へ
、効率的に並行して転送されるために、この転送に含ま
れるバスまたは複数のバスは、上に述べた装置の非同期
性を収容できなければならない。データを記憶装置10
4からチャネル・ユニット102へ、非同期インターフ
ェースによって転送する際の問題は、データをいつ転送
するかの指示を、記憶装置104が必要とするというこ
とである。各記憶装置104は継続して、互いにまたは
他の装置と通信しているわけではないので、並行して互
いにデータを転送し合うために、なんらかの通信機構が
全記憶装置104をイネーブルする必要がある。さらに
、システムの非同期性は、チャネル・ユニット102が
、いつバスをサンプリングできるかを知りサンプリング
されたデータが有効であることを保証するのを、困難に
している。
【0013】典型的に、非同期転送の性質は、非同期装
置がデータ転送の両側で、互いと同期を確立することを
必要とする。不安定性の除去の問題(すなわち、フリッ
プ・フロップのように、これらの装置が特定の状態を維
持できない装置条件の発生を除去すること)は、同期確
立をより困難にしている。
置がデータ転送の両側で、互いと同期を確立することを
必要とする。不安定性の除去の問題(すなわち、フリッ
プ・フロップのように、これらの装置が特定の状態を維
持できない装置条件の発生を除去すること)は、同期確
立をより困難にしている。
【0014】一般に複数の記憶装置104の使用は、前
述のように、エラー検出および障害分離に関する問題を
発生させる。これは、より安価で信頼性の低い記憶装置
が使用される所に、特に当てはまる。もし1つの装置が
誤動作を始めたら、早期に検出して、そのエラーが記憶
装置104の1つから来たのかチャネル・ユニット10
2から来たのかを検出するのが重要である。
述のように、エラー検出および障害分離に関する問題を
発生させる。これは、より安価で信頼性の低い記憶装置
が使用される所に、特に当てはまる。もし1つの装置が
誤動作を始めたら、早期に検出して、そのエラーが記憶
装置104の1つから来たのかチャネル・ユニット10
2から来たのかを検出するのが重要である。
【0015】
【発明が解決しようとする課題】このように、必要なこ
とは、分離データを複数の非同期記憶装置104から効
率的に受け取り、改良されたエラー検出および障害分離
機能を有する、チャネル・ユニット102および複数の
記憶装置104間のインターフェース全般を提供するこ
とである。
とは、分離データを複数の非同期記憶装置104から効
率的に受け取り、改良されたエラー検出および障害分離
機能を有する、チャネル・ユニット102および複数の
記憶装置104間のインターフェース全般を提供するこ
とである。
【0016】
【課題を解決するための手段】前述の技術分野に現に存
在する問題は、本発明によって軽減される。具体的には
、本発明は、多数の非同期記憶装置と単一のチャネル・
ユニット間のデータ転送のためのシステムおよび方法を
供給する。さらに、このデータ転送は、改良されたエラ
ー検出および障害分離機能を与えるような方法で行われ
る。
在する問題は、本発明によって軽減される。具体的には
、本発明は、多数の非同期記憶装置と単一のチャネル・
ユニット間のデータ転送のためのシステムおよび方法を
供給する。さらに、このデータ転送は、改良されたエラ
ー検出および障害分離機能を与えるような方法で行われ
る。
【0017】より具体的には、本発明の一実施例は、2
以上の非同期記憶装置(記憶データを含むものとする)
と、制御バスおよびデータ・バスによってインターフェ
ースするチャネル・ユニットを企図している。本実施例
は記憶装置から制御バスを経てデータ準備完了信号を受
け取る第1の手段を企図している。これらのデータ準備
完了信号は、記憶装置が記憶データをデータ・バス経由
で転送する用意ができていることを指示する。
以上の非同期記憶装置(記憶データを含むものとする)
と、制御バスおよびデータ・バスによってインターフェ
ースするチャネル・ユニットを企図している。本実施例
は記憶装置から制御バスを経てデータ準備完了信号を受
け取る第1の手段を企図している。これらのデータ準備
完了信号は、記憶装置が記憶データをデータ・バス経由
で転送する用意ができていることを指示する。
【0018】これらのデータ準備完了信号を受け取ると
き、本発明は、読出しストローブ信号を発生し、制御バ
ス経由で記憶装置に転送する第2の手段の使用を企図し
ている。これらの読出しストローブ信号は、記憶装置に
、チャネル・ユニットが記憶装置から記憶データを受け
取る準備ができていることを指示する。
き、本発明は、読出しストローブ信号を発生し、制御バ
ス経由で記憶装置に転送する第2の手段の使用を企図し
ている。これらの読出しストローブ信号は、記憶装置に
、チャネル・ユニットが記憶装置から記憶データを受け
取る準備ができていることを指示する。
【0019】本発明はさらに、読出しストローブ信号が
発生されてから、いつ特定量の時間が経過したのかを示
す第3の手段を企図している。この特定量の時間は、記
憶装置がデータバスを経由して記憶データを転送するの
に要する時間を示している。この時間の経過は、チャネ
ル・ユニットでのデータ・バス上のデータが有効である
ことを示している。
発生されてから、いつ特定量の時間が経過したのかを示
す第3の手段を企図している。この特定量の時間は、記
憶装置がデータバスを経由して記憶データを転送するの
に要する時間を示している。この時間の経過は、チャネ
ル・ユニットでのデータ・バス上のデータが有効である
ことを示している。
【0020】一旦この特定量の時間が経過すると、第4
の手段が、データ・バスから記憶データをサンプリング
する。さらに記憶データは、なんらかのホスト装置(ホ
スト・コンピュータのような)に転送することが企図さ
れる。
の手段が、データ・バスから記憶データをサンプリング
する。さらに記憶データは、なんらかのホスト装置(ホ
スト・コンピュータのような)に転送することが企図さ
れる。
【0021】本発明の他の実施例は、記憶装置が記憶デ
ータをデータ・バス経由で転送する準備を完了したこと
を示す装置準備完了信号を、記憶装置から制御バスを経
由して受け取るステップを実行することを企図する方法
である。次のステップは、装置準備完了信号の受信に応
答して、読出しストローブ信号を制御バス経由で記憶装
置に転送することを含んでいる。
ータをデータ・バス経由で転送する準備を完了したこと
を示す装置準備完了信号を、記憶装置から制御バスを経
由して受け取るステップを実行することを企図する方法
である。次のステップは、装置準備完了信号の受信に応
答して、読出しストローブ信号を制御バス経由で記憶装
置に転送することを含んでいる。
【0022】この方法の実施例において、読出しストロ
ーブ信号を転送するステップは、有効カウントダウンを
開始し、それが完了するとデータ・バスのサンプリング
ステップを開始する。
ーブ信号を転送するステップは、有効カウントダウンを
開始し、それが完了するとデータ・バスのサンプリング
ステップを開始する。
【0023】前述の両実施例の変形例は、データが記憶
装置に送られるときにアレイ・パリティ・エラーに対し
てデータをチェックするためと、記憶装置から受け取っ
たデータをチェックするために、アレイ・パリティ・エ
ラー検出器を利用することを企図している。データが記
憶装置に転送されるとき、もしアレイ・パリティ・エラ
ーが検出されるなら、アレイ・パリティ・エラー検出器
はチャネル・エラー・装置信号を生成し、これらの信号
を制御装置に送信する。データが記憶装置から送られて
来た後、もしアレイ・パリティ・エラーが検出されるな
ら、アレイ・パリティ・エラー検出器は記憶装置エラー
信号を生成し、その信号を制御装置に送信する。これら
のエラー信号の結果として実行される動作は、制御装置
の裁量下にあることが企図されている。
装置に送られるときにアレイ・パリティ・エラーに対し
てデータをチェックするためと、記憶装置から受け取っ
たデータをチェックするために、アレイ・パリティ・エ
ラー検出器を利用することを企図している。データが記
憶装置に転送されるとき、もしアレイ・パリティ・エラ
ーが検出されるなら、アレイ・パリティ・エラー検出器
はチャネル・エラー・装置信号を生成し、これらの信号
を制御装置に送信する。データが記憶装置から送られて
来た後、もしアレイ・パリティ・エラーが検出されるな
ら、アレイ・パリティ・エラー検出器は記憶装置エラー
信号を生成し、その信号を制御装置に送信する。これら
のエラー信号の結果として実行される動作は、制御装置
の裁量下にあることが企図されている。
【0024】さらに、上述の実施例がハードウェアおよ
びソフトウェア実施態様またはその組合せとして実行で
きることは、理解されるべきである。
びソフトウェア実施態様またはその組合せとして実行で
きることは、理解されるべきである。
【0025】
【実施例】I.概略
本発明は非同期装置間でデータを転送するためのシステ
ムおよび方法である。より具体的には、本発明は、単一
チャネル装置と複数非同期記憶装置間で同時にデータを
転送し、改良されたエラー検出および障害分離とともに
データ転送を実施するためのシステムおよび方法に関す
る。
ムおよび方法である。より具体的には、本発明は、単一
チャネル装置と複数非同期記憶装置間で同時にデータを
転送し、改良されたエラー検出および障害分離とともに
データ転送を実施するためのシステムおよび方法に関す
る。
【0026】一般に、本発明は複数の非同期記憶装置か
ら単一のチャネル・ユニットへの、データの効率的な受
信を容易にする。本発明の実施例において、本発明はア
レイ・パリティ・エラーも検出し、これらのエラーがチ
ャネル・ユニットから発生したのか、記憶装置の1つか
ら発生したのかを判定する。本発明の概要は図2との関
連でより良く説明できる。
ら単一のチャネル・ユニットへの、データの効率的な受
信を容易にする。本発明の実施例において、本発明はア
レイ・パリティ・エラーも検出し、これらのエラーがチ
ャネル・ユニットから発生したのか、記憶装置の1つか
ら発生したのかを判定する。本発明の概要は図2との関
連でより良く説明できる。
【0027】図2はチャネル・ユニット102(ここに
本発明の実施例が存在するように企図される)、および
その周囲環境を示す。本発明はn個の記憶装置104(
nは2以上の整数)と、データ・バス202と、制御バ
ス204とを含む。図2において2つのバスが示されて
いるが、単一のバスも使用できることを理解しておきた
い。すなわち、制御バス204およびデータバス202
の各リンクは、記憶装置104の特定の記憶装置に接続
するが、単一の物理的リンクを含むことができる。
本発明の実施例が存在するように企図される)、および
その周囲環境を示す。本発明はn個の記憶装置104(
nは2以上の整数)と、データ・バス202と、制御バ
ス204とを含む。図2において2つのバスが示されて
いるが、単一のバスも使用できることを理解しておきた
い。すなわち、制御バス204およびデータバス202
の各リンクは、記憶装置104の特定の記憶装置に接続
するが、単一の物理的リンクを含むことができる。
【0028】本発明に関する使用が企図される環境にお
いて、記憶装置104のそれぞれはそれ自身の発振器(
タイミング装置)を有し、チャネル・ユニット102も
また同様である。このように、これらの各装置は互いに
非同期的に動作する。さらに、図2によって企図される
実施例では、記憶装置104が既に記憶データを含んで
いると仮定する。
いて、記憶装置104のそれぞれはそれ自身の発振器(
タイミング装置)を有し、チャネル・ユニット102も
また同様である。このように、これらの各装置は互いに
非同期的に動作する。さらに、図2によって企図される
実施例では、記憶装置104が既に記憶データを含んで
いると仮定する。
【0029】制御バス204は、チャネル・ユニット1
02と記憶装置104の間で制御信号を授受するために
用いられる。本発明の実施例において、2つの制御信号
は、記憶装置104からの記憶データの読出しを容易に
するのに用いられる。これらの信号の第1のものは、“
装置準備完了”信号であり、それは、記憶装置104が
チャネル・ユニット102に記憶データを転送する準備
を完了したときに、記憶装置104からチャネル・ユニ
ット102が受け取る。本発明はこのように、記憶デー
タをチャネル・ユニット102に転送するために、外部
制御装置から命令を与えられる環境を企図している。
02と記憶装置104の間で制御信号を授受するために
用いられる。本発明の実施例において、2つの制御信号
は、記憶装置104からの記憶データの読出しを容易に
するのに用いられる。これらの信号の第1のものは、“
装置準備完了”信号であり、それは、記憶装置104が
チャネル・ユニット102に記憶データを転送する準備
を完了したときに、記憶装置104からチャネル・ユニ
ット102が受け取る。本発明はこのように、記憶デー
タをチャネル・ユニット102に転送するために、外部
制御装置から命令を与えられる環境を企図している。
【0030】本発明の実施例において、チャネル・ユニ
ット102は、n個の記憶装置104のそれぞれから装
置準備完了信号を受け取るまで、動作をしない。一旦全
ての装置準備完了信号を受取ると、チャネル・ユニット
102は“読出しストローブ”信号を生成し、制御バス
経由で記憶装置にその信号を送る。これは、記憶装置1
04に、それらがデータ・バス202経由でそれらの記
憶データを今転送するべきであることを指示するためで
ある。このように、本発明は、記憶装置104が読出し
ストローブ信号に応答する環境における使用を企図して
いる。
ット102は、n個の記憶装置104のそれぞれから装
置準備完了信号を受け取るまで、動作をしない。一旦全
ての装置準備完了信号を受取ると、チャネル・ユニット
102は“読出しストローブ”信号を生成し、制御バス
経由で記憶装置にその信号を送る。これは、記憶装置1
04に、それらがデータ・バス202経由でそれらの記
憶データを今転送するべきであることを指示するためで
ある。このように、本発明は、記憶装置104が読出し
ストローブ信号に応答する環境における使用を企図して
いる。
【0031】読出しストローブ信号を送信すると同時に
、チャネル・ユニット102は“有効カウントダウン”
を開始する。このカウントダウンは、本発明の実施例に
おいては、読出しストローブ信号が送信された時点と、
記憶装置104からの記憶データがチャネル・ユニット
102によって受信された時点との間に要する最小量の
時間を表している。どんな事象においても、有効カウン
トダウンによって指示されるある特定量の時間が経過し
たとき、チャネル・ユニット102は、それがデータを
データ・バス202からサンプリングした時と、データ
が有効であること(すなわち、それが記憶装置104か
らの記憶データであること)とを知る。
、チャネル・ユニット102は“有効カウントダウン”
を開始する。このカウントダウンは、本発明の実施例に
おいては、読出しストローブ信号が送信された時点と、
記憶装置104からの記憶データがチャネル・ユニット
102によって受信された時点との間に要する最小量の
時間を表している。どんな事象においても、有効カウン
トダウンによって指示されるある特定量の時間が経過し
たとき、チャネル・ユニット102は、それがデータを
データ・バス202からサンプリングした時と、データ
が有効であること(すなわち、それが記憶装置104か
らの記憶データであること)とを知る。
【0032】前述のような本発明を用いることにより、
記憶装置104からの、互いに非同期的な記憶データは
、それ自身は記憶装置104に対して非同期的であるチ
ャネル・ユニット102によって同時に受信される。 この記憶データは、記憶データを必要とするホスト・コ
ンピュータ(図示せず)に典型的に送信され、あるいは
記憶データが分割されている場合には、記憶データをイ
ンタリーブする装置(図示せず)にまず送信される。
記憶装置104からの、互いに非同期的な記憶データは
、それ自身は記憶装置104に対して非同期的であるチ
ャネル・ユニット102によって同時に受信される。 この記憶データは、記憶データを必要とするホスト・コ
ンピュータ(図示せず)に典型的に送信され、あるいは
記憶データが分割されている場合には、記憶データをイ
ンタリーブする装置(図示せず)にまず送信される。
【0033】本発明の動作の方法の実施例は図3のフロ
ーチャートによって記述されている。図3によると、企
図される方法は、記憶装置からデータを読出すプロセス
を開始するためのデータ読出し要求を受信することを仮
定している。これは開始ブロック302が示す。
ーチャートによって記述されている。図3によると、企
図される方法は、記憶装置からデータを読出すプロセス
を開始するためのデータ読出し要求を受信することを仮
定している。これは開始ブロック302が示す。
【0034】一旦この要求が処理されると、本発明は記
憶装置104から装置準備完了信号を受け取り、この信
号は記憶装置104がそれらの記憶データをチャネル・
ユニット102にデータ・バス202経由で送信する準
備を完了していることを示している。これはブロック3
04が示す。しかしながら、チャネル・ユニット102
は、記憶装置104のすべてから装置準備完了信号を受
け取るまで、どんな動作も起こさない。これは判定ブロ
ック306およびブロック308が示す。
憶装置104から装置準備完了信号を受け取り、この信
号は記憶装置104がそれらの記憶データをチャネル・
ユニット102にデータ・バス202経由で送信する準
備を完了していることを示している。これはブロック3
04が示す。しかしながら、チャネル・ユニット102
は、記憶装置104のすべてから装置準備完了信号を受
け取るまで、どんな動作も起こさない。これは判定ブロ
ック306およびブロック308が示す。
【0035】一旦装置準備完了信号が記憶装置104の
すべてから受信されると、チャネル・ユニット102は
読出しストローブ信号を制御バス経由で記憶装置104
に送信する。ブロック310が示すように、読出しスト
ローブ信号が送信されると同時に、有効カウントダウン
(図2との関連で説明している)が始まる。
すべてから受信されると、チャネル・ユニット102は
読出しストローブ信号を制御バス経由で記憶装置104
に送信する。ブロック310が示すように、読出しスト
ローブ信号が送信されると同時に、有効カウントダウン
(図2との関連で説明している)が始まる。
【0036】一旦記憶装置104のそれぞれが読出しス
トローブ信号を受信すると、記憶装置104のそれぞれ
は1ワードのデータをデータ・バス202にゲートし、
そのワードをデータ・バス202経由でチャネル・ユニ
ット102に送信する。これはブロック312が示す。 判定ブロック314およびブロック316が示すように
、チャネル・ユニット102は有効カウントダウンが完
了するのを待って、データ・バス202をサンプリング
する。
トローブ信号を受信すると、記憶装置104のそれぞれ
は1ワードのデータをデータ・バス202にゲートし、
そのワードをデータ・バス202経由でチャネル・ユニ
ット102に送信する。これはブロック312が示す。 判定ブロック314およびブロック316が示すように
、チャネル・ユニット102は有効カウントダウンが完
了するのを待って、データ・バス202をサンプリング
する。
【0037】有効カウントダウンが完了すると、チャネ
ル・ユニット102はデータ・バス202をサンプリン
グする。これは判定ブロック314およびブロック31
6,318が示す。前述のように、本発明はさらに、デ
ータを他のホスト装置に渡す。本発明の実施例において
、もしより多くのワードがデータ・バス202経由で送
信されることを引き続き要求するなら、一連の事象がブ
ロック310で再び開始される。 II.アレイ・パリティ・エラー検出 本発明の実施例は、非同期記憶装置104から記憶デー
タを受信する機構を与える他に、改良されたエラー検出
および障害分離も与える。これは記憶装置104に記憶
されるべきデータ、および記憶装置104から受け取る
記憶データに対しアレイ・パリティ・エラー検出機能を
用いて実施される。こうして、もし記憶装置104に送
信されつつあるデータにおいてエラーが検出されると、
そのエラーはチャネル・ユニット102においてまたは
その前に発生したと認識される。もしチャネル・ユニッ
ト102でエラーが発生していないなら、エラーは、同
じデータが記憶装置104からチャネル・ユニット10
2に送られるときに発生していて、そのエラーは記憶装
置104から発生したと認識される。このように、エラ
ー検出および障害分離は、アレイ・パリティ・エラーの
存在の識別、およびエラーが発生した一般的な場所の識
別によって、容易になる。
ル・ユニット102はデータ・バス202をサンプリン
グする。これは判定ブロック314およびブロック31
6,318が示す。前述のように、本発明はさらに、デ
ータを他のホスト装置に渡す。本発明の実施例において
、もしより多くのワードがデータ・バス202経由で送
信されることを引き続き要求するなら、一連の事象がブ
ロック310で再び開始される。 II.アレイ・パリティ・エラー検出 本発明の実施例は、非同期記憶装置104から記憶デー
タを受信する機構を与える他に、改良されたエラー検出
および障害分離も与える。これは記憶装置104に記憶
されるべきデータ、および記憶装置104から受け取る
記憶データに対しアレイ・パリティ・エラー検出機能を
用いて実施される。こうして、もし記憶装置104に送
信されつつあるデータにおいてエラーが検出されると、
そのエラーはチャネル・ユニット102においてまたは
その前に発生したと認識される。もしチャネル・ユニッ
ト102でエラーが発生していないなら、エラーは、同
じデータが記憶装置104からチャネル・ユニット10
2に送られるときに発生していて、そのエラーは記憶装
置104から発生したと認識される。このように、エラ
ー検出および障害分離は、アレイ・パリティ・エラーの
存在の識別、およびエラーが発生した一般的な場所の識
別によって、容易になる。
【0038】図4は前述の本発明の実施例を示す。本発
明は、パリティに対するチェックをするために、少なく
とも1つの記憶装置(およびデータ・バス202のバス
・リンクの1つ)がパリティのために使用される。この
ように、記憶されるべきデータからパリティ・データを
生成するある機構が仮定される。
明は、パリティに対するチェックをするために、少なく
とも1つの記憶装置(およびデータ・バス202のバス
・リンクの1つ)がパリティのために使用される。この
ように、記憶されるべきデータからパリティ・データを
生成するある機構が仮定される。
【0039】図4によると、チャネル・ユニット102
内のアレイ・パリティ・エラー検出器402は、データ
・バス202のバス・リンクを経由して記憶装置104
のそれぞれに送信されるデータの各ワードをサンプリン
グする。そのデータはホスト・コンピュータのような装
置によってチャネル・ユニットに送信されたと仮定され
、すでに独立の部分に分割されている(例えば、ストラ
イプされている)ように企図される。
内のアレイ・パリティ・エラー検出器402は、データ
・バス202のバス・リンクを経由して記憶装置104
のそれぞれに送信されるデータの各ワードをサンプリン
グする。そのデータはホスト・コンピュータのような装
置によってチャネル・ユニットに送信されたと仮定され
、すでに独立の部分に分割されている(例えば、ストラ
イプされている)ように企図される。
【0040】アレイ・パリティ・エラー検出器402が
各ワードをサンプリングするとき、それはアレイ・パリ
ティ・エラーに対してそのワードをチェックする。言い
換えれば、所定の時間にデータ・バス202のバス・リ
ンクを経由して送信されたデータの全体(すなわち、デ
ータの“ワード”)が合計され、偶数パリティまたは奇
数パリティ(使用されたパリティ方式によって)に対し
てチェックされる。
各ワードをサンプリングするとき、それはアレイ・パリ
ティ・エラーに対してそのワードをチェックする。言い
換えれば、所定の時間にデータ・バス202のバス・リ
ンクを経由して送信されたデータの全体(すなわち、デ
ータの“ワード”)が合計され、偶数パリティまたは奇
数パリティ(使用されたパリティ方式によって)に対し
てチェックされる。
【0041】もし、データが記憶装置104に送信され
るときにパリティ・エラーがアレイ・パリティ・エラー
検出器402によって検出されるなら、アレイ・パリテ
ィ・エラー検出器402はチャネル・エラー信号を回線
404を通じて発生する。この信号は適切な動作のため
に、任意の数の装置に送信することができる。かかる動
作はデータ・バス202によるデータの再送信、または
“致命的な”エラーが発生したという表示を含んでいる
。
るときにパリティ・エラーがアレイ・パリティ・エラー
検出器402によって検出されるなら、アレイ・パリテ
ィ・エラー検出器402はチャネル・エラー信号を回線
404を通じて発生する。この信号は適切な動作のため
に、任意の数の装置に送信することができる。かかる動
作はデータ・バス202によるデータの再送信、または
“致命的な”エラーが発生したという表示を含んでいる
。
【0042】データ読出し要求信号を受信すると、記憶
装置104に記憶されていたデータは、チャネル・ユニ
ット102に、図2のような方法で送り返される。さら
に、図4によって企図される実施例は、アレイ・パリテ
ィ・エラー検出器402が記憶データを、それが記憶装
置104からチャネル・ユニット102に送られるとき
にサンプリングする。パリティ・エラーが検出されると
、アレイ・パリティ・エラー検出器402は装置エラー
信号を生成し、それを回線404によって送信する。 このように、本発明はエラーが発生した場所を示すこと
ができる。
装置104に記憶されていたデータは、チャネル・ユニ
ット102に、図2のような方法で送り返される。さら
に、図4によって企図される実施例は、アレイ・パリテ
ィ・エラー検出器402が記憶データを、それが記憶装
置104からチャネル・ユニット102に送られるとき
にサンプリングする。パリティ・エラーが検出されると
、アレイ・パリティ・エラー検出器402は装置エラー
信号を生成し、それを回線404によって送信する。 このように、本発明はエラーが発生した場所を示すこと
ができる。
【0043】本発明の動作の方法の実施例を、図5およ
び図6のフローチャートを用いて説明する。これらの実
施例は、これらの図が図3に表示した方法の統合部分で
あることを企図している。
び図6のフローチャートを用いて説明する。これらの実
施例は、これらの図が図3に表示した方法の統合部分で
あることを企図している。
【0044】まず図5を見ると、記憶装置104へのデ
ータ記憶の際、何らかのアレイ・パリティ・エラーが検
出されたか否かについての判定が行われる。これは開始
ブロック502、および判定ブロック502が示す。ブ
ロック506が示すように、もしアレイ・パリティ・エ
ラーがこの時検出されるなら、チャネル・エラー信号が
生成される。
ータ記憶の際、何らかのアレイ・パリティ・エラーが検
出されたか否かについての判定が行われる。これは開始
ブロック502、および判定ブロック502が示す。ブ
ロック506が示すように、もしアレイ・パリティ・エ
ラーがこの時検出されるなら、チャネル・エラー信号が
生成される。
【0045】もし本発明の環境における装置がチャネル
・エラー信号を受信して、致命的なエラーが発生したと
判断すると、これらの図に関して記述された全プロセス
が終了する。しかしながら、チャネル・エラー信号の発
生に応答して行われる動作は、それほど深刻な性質を持
つものではない。
・エラー信号を受信して、致命的なエラーが発生したと
判断すると、これらの図に関して記述された全プロセス
が終了する。しかしながら、チャネル・エラー信号の発
生に応答して行われる動作は、それほど深刻な性質を持
つものではない。
【0046】致命的エラーが発生しなかったと仮定する
と、記憶装置104に送られるべきデータがなくなると
、引き続き、データ読出し要求のような他の事象が発生
する。もしデータ読出し要求信号が受信されると、図3
のブロック304に始まる動作が発生する。これは終了
ブロック508が示す。
と、記憶装置104に送られるべきデータがなくなると
、引き続き、データ読出し要求のような他の事象が発生
する。もしデータ読出し要求信号が受信されると、図3
のブロック304に始まる動作が発生する。これは終了
ブロック508が示す。
【0047】図3のブロック304に始まる動作の方法
は、前述のように実施される。ブロック318が示すよ
うに、データ・バス202がサンプリングされると、何
らかのアレイ・パリティ・エラーが検出されたか否かに
ついて判定が行われる。これは図6の開始ブロック51
2および判定ブロック514が示す。ブロック516が
示すように、もしエラーが検出されると、記憶装置エラ
ー信号が生成される。さらに、エラーが検出されたとき
に取られる動作の過程は、制御装置の裁量となる。この
ような制御装置は例えば、チャネル・ユニット102の
一部、または他の構成要素の一部となることができる。 III.チャネル・ユニット構成要素および環境図7は
本発明の実施例のより詳細な構成とそれらの環境を示す
。図7を参照すると、チャネル・ユニット102はソー
ス・ユニット604とデスティネーション・ユニット6
06とを含むことが示される。アレイ・パリティ・エラ
ー検出器402はソース・ユニット604に配置される
。さらに、本発明の実施例は、制御ユニット602が、
本発明に影響を及ぼすある種の事象(記憶装置104か
ら/までのデータの書込みおよび読出しに関係するそれ
らの事象のような)の開始を制御する環境における使用
を企図している。
は、前述のように実施される。ブロック318が示すよ
うに、データ・バス202がサンプリングされると、何
らかのアレイ・パリティ・エラーが検出されたか否かに
ついて判定が行われる。これは図6の開始ブロック51
2および判定ブロック514が示す。ブロック516が
示すように、もしエラーが検出されると、記憶装置エラ
ー信号が生成される。さらに、エラーが検出されたとき
に取られる動作の過程は、制御装置の裁量となる。この
ような制御装置は例えば、チャネル・ユニット102の
一部、または他の構成要素の一部となることができる。 III.チャネル・ユニット構成要素および環境図7は
本発明の実施例のより詳細な構成とそれらの環境を示す
。図7を参照すると、チャネル・ユニット102はソー
ス・ユニット604とデスティネーション・ユニット6
06とを含むことが示される。アレイ・パリティ・エラ
ー検出器402はソース・ユニット604に配置される
。さらに、本発明の実施例は、制御ユニット602が、
本発明に影響を及ぼすある種の事象(記憶装置104か
ら/までのデータの書込みおよび読出しに関係するそれ
らの事象のような)の開始を制御する環境における使用
を企図している。
【0048】本発明の使用が企図される環境において、
制御ユニット602は、データがホスト・コンピュータ
からのもので記憶装置104上に格納する必要があるか
どうか、またはデータを記憶装置104から読み出しホ
スト・コンピュータに送る必要があるかどうかに関して
、ホスト・コンピュータ(図示せず)のような装置から
の信号を受信する。データが記憶装置104に書き込ま
れることになると、デスティネーション・ユニット60
6は制御ユニット・バス612を経由して制御ユニット
602からこの趣旨の信号を受信し、ホスト・コンピュ
ータからデータを受け取る。デスティネーション・ユニ
ット606はさらに、そのデータを記憶装置104に、
データ・バス202経由で送信する。
制御ユニット602は、データがホスト・コンピュータ
からのもので記憶装置104上に格納する必要があるか
どうか、またはデータを記憶装置104から読み出しホ
スト・コンピュータに送る必要があるかどうかに関して
、ホスト・コンピュータ(図示せず)のような装置から
の信号を受信する。データが記憶装置104に書き込ま
れることになると、デスティネーション・ユニット60
6は制御ユニット・バス612を経由して制御ユニット
602からこの趣旨の信号を受信し、ホスト・コンピュ
ータからデータを受け取る。デスティネーション・ユニ
ット606はさらに、そのデータを記憶装置104に、
データ・バス202経由で送信する。
【0049】同様にして、ソース・ユニット604は、
ホスト・コンピュータが記憶装置104からデータを要
求するとき、データ読出し要求の形式の信号を、制御ユ
ニット602から制御ユニット・バス612を経由して
受信する。ソース・ユニット604は引き続き、ホスト
装置に送信されるべき記憶データを記憶装置104から
受け取る。
ホスト・コンピュータが記憶装置104からデータを要
求するとき、データ読出し要求の形式の信号を、制御ユ
ニット602から制御ユニット・バス612を経由して
受信する。ソース・ユニット604は引き続き、ホスト
装置に送信されるべき記憶データを記憶装置104から
受け取る。
【0050】前述のように、本発明の実施例はアレイ・
パリティ・エラー検出器402がソース・ユニット60
4の内にあることを企図している。なぜなら、データ・
バス202の構成は、デスティネーション・ユニット6
06が記憶装置104にデータを送っている(書込み中
)とき、および記憶装置104がデータをソース・ユニ
ット604に送っている(読出し中)とき、ソース・ユ
ニット604がデータを受け取ることを可能にしている
からである。この構成はアレイ・パリティ・エラー検出
回路402が、読出し中および書込み中のパリティ・エ
ラーに対してチェックをし、検出されたどんなエラーも
チャネル・ユニットまたは記憶装置104のせいである
か否かを最終的に判定することを、より効果的にしてい
る。さらに、本発明の実施例において、チャネルおよび
記憶装置エラー信号は例えば、制御ユニット602のよ
うな何らかの中央制御機構に配置されたマイクロプロセ
ッサに対して送信可能な、マイクロプロセッサ割込みで
ある。
パリティ・エラー検出器402がソース・ユニット60
4の内にあることを企図している。なぜなら、データ・
バス202の構成は、デスティネーション・ユニット6
06が記憶装置104にデータを送っている(書込み中
)とき、および記憶装置104がデータをソース・ユニ
ット604に送っている(読出し中)とき、ソース・ユ
ニット604がデータを受け取ることを可能にしている
からである。この構成はアレイ・パリティ・エラー検出
回路402が、読出し中および書込み中のパリティ・エ
ラーに対してチェックをし、検出されたどんなエラーも
チャネル・ユニットまたは記憶装置104のせいである
か否かを最終的に判定することを、より効果的にしてい
る。さらに、本発明の実施例において、チャネルおよび
記憶装置エラー信号は例えば、制御ユニット602のよ
うな何らかの中央制御機構に配置されたマイクロプロセ
ッサに対して送信可能な、マイクロプロセッサ割込みで
ある。
【0051】本発明の実施例において、ホスト・コンピ
ュータのような装置は、デスティネーション・ユニット
606に分割データのブロックを、記憶装置104上に
格納するために送信する。これらの実施例は、デスティ
ネーション・ユニット606が分割データを受け取るこ
とを企図している一方、デスティネーション・ユニット
606はそこでデータが分割される装置であることを含
めて、他の構成要素でも可能なことを理解すべきである
。
ュータのような装置は、デスティネーション・ユニット
606に分割データのブロックを、記憶装置104上に
格納するために送信する。これらの実施例は、デスティ
ネーション・ユニット606が分割データを受け取るこ
とを企図している一方、デスティネーション・ユニット
606はそこでデータが分割される装置であることを含
めて、他の構成要素でも可能なことを理解すべきである
。
【0052】デスティネーション・ユニット606は1
ワードのデータをデータ・バス202にゲートし、有効
データを送るとともに、そのデータが有効であることを
記憶装置に示す書込みストローブ信号を制御バス経由で
送る。(本発明の実施例における)書込みストローブ信
号は、デスティネーション・ユニット606で生成され
、いつ記憶装置104がデータ・バス202上のデータ
をサンプリングすべきかを指示するために、制御バス2
04によって記憶装置104に送られる。このように、
本発明は記憶装置104が、制御バス204を経て送ら
れてきた信号に対して受容的となる環境における使用を
企図している。
ワードのデータをデータ・バス202にゲートし、有効
データを送るとともに、そのデータが有効であることを
記憶装置に示す書込みストローブ信号を制御バス経由で
送る。(本発明の実施例における)書込みストローブ信
号は、デスティネーション・ユニット606で生成され
、いつ記憶装置104がデータ・バス202上のデータ
をサンプリングすべきかを指示するために、制御バス2
04によって記憶装置104に送られる。このように、
本発明は記憶装置104が、制御バス204を経て送ら
れてきた信号に対して受容的となる環境における使用を
企図している。
【0053】本発明の実施例において、アレイ・パリテ
ィ・エラー検出器402の機能は、書込みストローブ信
号によってトリガされる。本発明の実施例においても、
データ・バス202の各リンクは4バイト幅である。そ
の結果、4nバイト(nは記憶装置の数であり、これだ
けのデータ・バスがリンクされる)はデータ・バス20
2に即座にゲートされる。このように、これらの実施例
のワード・サイズは4nバイトである。
ィ・エラー検出器402の機能は、書込みストローブ信
号によってトリガされる。本発明の実施例においても、
データ・バス202の各リンクは4バイト幅である。そ
の結果、4nバイト(nは記憶装置の数であり、これだ
けのデータ・バスがリンクされる)はデータ・バス20
2に即座にゲートされる。このように、これらの実施例
のワード・サイズは4nバイトである。
【0054】本発明の実施例によって企図される環境に
おいて、ホスト・コンピュータが記憶装置104に記憶
されたデータを受信したいと望むと、ホストは記憶装置
を制御ユニット602と通信させ、このユニットはデー
タ読出し要求メッセージをコマンド・バス610経由で
記憶装置104に送信し、さらに制御ユニット・バス6
12経由でソース・ユニット604に送信する。記憶装
置はさらに、それらの装置準備完了信号を制御バス20
4によってチャネル・ユニット102に送信する。ソー
ス・ユニット604はさらに、有効データと読出しスト
ローブ信号を制御バス204によって記憶装置104に
返送する。これは本発明が企図する環境において、記憶
装置104に1ワードのデータをデータ・バス202に
ゲートさせることを目指している。
おいて、ホスト・コンピュータが記憶装置104に記憶
されたデータを受信したいと望むと、ホストは記憶装置
を制御ユニット602と通信させ、このユニットはデー
タ読出し要求メッセージをコマンド・バス610経由で
記憶装置104に送信し、さらに制御ユニット・バス6
12経由でソース・ユニット604に送信する。記憶装
置はさらに、それらの装置準備完了信号を制御バス20
4によってチャネル・ユニット102に送信する。ソー
ス・ユニット604はさらに、有効データと読出しスト
ローブ信号を制御バス204によって記憶装置104に
返送する。これは本発明が企図する環境において、記憶
装置104に1ワードのデータをデータ・バス202に
ゲートさせることを目指している。
【0055】記憶装置104からデータを獲得する機構
は、データ・バス202を通過するどんなデータも、そ
のデータ有効信号の表明をするときは、有効データであ
ると見なされることを除いて、図2および図4に関して
説明されている。有効データであると見なされなければ
、データ・バス202によって読出しストローブ信号の
後に送られるデータは、制御ワードと見なされる。同じ
ことが書込みの際にも言える。
は、データ・バス202を通過するどんなデータも、そ
のデータ有効信号の表明をするときは、有効データであ
ると見なされることを除いて、図2および図4に関して
説明されている。有効データであると見なされなければ
、データ・バス202によって読出しストローブ信号の
後に送られるデータは、制御ワードと見なされる。同じ
ことが書込みの際にも言える。
【0056】本発明の動作の方法の実施例を、図8およ
び図9によって説明する。まず図8を見ると、ブロック
702が示すように、これらの実施例の動作は、デステ
ィネーション・ユニット606が分割データのブロック
を、記憶装置104に送るために受け取るとき開始する
。一旦分割データのブロックが受け取られると、データ
有効信号は制御バス204上に表明される。
び図9によって説明する。まず図8を見ると、ブロック
702が示すように、これらの実施例の動作は、デステ
ィネーション・ユニット606が分割データのブロック
を、記憶装置104に送るために受け取るとき開始する
。一旦分割データのブロックが受け取られると、データ
有効信号は制御バス204上に表明される。
【0057】一旦データ有効信号が表明されたら、ブロ
ック706が示すように、分割データ・ブロックのワー
ドは、データ・バス202にゲートされる。書込みスト
ローブ信号はデスティネーション・ユニット606によ
って制御バス204上に表明される。書込みストローブ
信号の表明は、アレイ・パリティ・エラーをチェックす
るように、アレイ・パリティ・エラー検出器402をト
リガする。これはブロック708が示す。もし何らかの
エラーが検出されたら、チャネル・エラー信号が生成さ
れる(図5によって説明した)。これは判定ブロック7
10およびブロック712によって示される。
ック706が示すように、分割データ・ブロックのワー
ドは、データ・バス202にゲートされる。書込みスト
ローブ信号はデスティネーション・ユニット606によ
って制御バス204上に表明される。書込みストローブ
信号の表明は、アレイ・パリティ・エラーをチェックす
るように、アレイ・パリティ・エラー検出器402をト
リガする。これはブロック708が示す。もし何らかの
エラーが検出されたら、チャネル・エラー信号が生成さ
れる(図5によって説明した)。これは判定ブロック7
10およびブロック712によって示される。
【0058】判定ブロック714およびブロック706
が示すように、分割データのブロックが記憶装置104
に完全に送信されなかったときは、分割データ・ブロッ
クの他のワードがデータ・バス202上にゲートされる
。しかし、ブロック716が示すように、もし分割デー
タ・ブロックの終りが来ると、データ有効信号は表明を
取り消される。図8によると、もしデータ読出し要求信
号を受取ったなら、次のステップは図9に示す動作の開
始である。しかしながら、装置準備完了信号の受信の代
わりに、分割データの他のブロックの受信のような他の
事象の発生もあり得るということは理解しておくべきで
ある。言い換えれば、記憶装置104への書込みと記憶
装置104からの読出しは別の無関係な事象である。 しかし、これら2つの事象の組合せは、本発明のある実
施例を完全に説明する。
が示すように、分割データのブロックが記憶装置104
に完全に送信されなかったときは、分割データ・ブロッ
クの他のワードがデータ・バス202上にゲートされる
。しかし、ブロック716が示すように、もし分割デー
タ・ブロックの終りが来ると、データ有効信号は表明を
取り消される。図8によると、もしデータ読出し要求信
号を受取ったなら、次のステップは図9に示す動作の開
始である。しかしながら、装置準備完了信号の受信の代
わりに、分割データの他のブロックの受信のような他の
事象の発生もあり得るということは理解しておくべきで
ある。言い換えれば、記憶装置104への書込みと記憶
装置104からの読出しは別の無関係な事象である。 しかし、これら2つの事象の組合せは、本発明のある実
施例を完全に説明する。
【0059】図9によると、ブロック750が示すよう
に、チャネル・ユニット202が装置読出し要求信号を
受け取ったとき、読出しが開始される。この要求は、記
憶装置に送られるように仕組まれ、記憶装置104がデ
ータ・バス202によってデータを送る準備が完了した
とき、記憶装置104から装置準備完了信号を受信させ
る。しかし本発明によっては、記憶装置104のすべて
から装置準備完了信号を受信するまで、それ以上の動作
は実施されない。これはブロック752が示す。
に、チャネル・ユニット202が装置読出し要求信号を
受け取ったとき、読出しが開始される。この要求は、記
憶装置に送られるように仕組まれ、記憶装置104がデ
ータ・バス202によってデータを送る準備が完了した
とき、記憶装置104から装置準備完了信号を受信させ
る。しかし本発明によっては、記憶装置104のすべて
から装置準備完了信号を受信するまで、それ以上の動作
は実施されない。これはブロック752が示す。
【0060】ブロック754が示すように、一旦記憶装
置104のすべてが装置準備完了信号を表明すると、デ
ータ有効信号が制御バス204上に表明される。さらに
、ブロック756が示すように、読出しストローブ信号
が制御バス204によって送られ、有効カウントダウン
が開始される。本発明の使用を企図される環境において
、ブロック758が示すように、読出しストローブ信号
の送信は、記憶装置104上の記憶データのワードをデ
ータ・バス202上にゲートさせる。
置104のすべてが装置準備完了信号を表明すると、デ
ータ有効信号が制御バス204上に表明される。さらに
、ブロック756が示すように、読出しストローブ信号
が制御バス204によって送られ、有効カウントダウン
が開始される。本発明の使用を企図される環境において
、ブロック758が示すように、読出しストローブ信号
の送信は、記憶装置104上の記憶データのワードをデ
ータ・バス202上にゲートさせる。
【0061】判定ブロック760およびブロック762
が示すように、一旦有効カウントダウンが完了したら、
データ・バス202はサンプリングされる。本発明の実
施例において、データ・バス202のサンプリングは、
サンプリングされたデータにおける任意のアレイ・パリ
ティ・エラーをチェックするために、アレイ・パリティ
・エラー検出器402をトリガする。これはブロック7
64が示す。ブロック766およびブロック768が示
すように、エラーが検出されると、さらに(前述のよう
に)、記憶装置エラー信号が生成される。
が示すように、一旦有効カウントダウンが完了したら、
データ・バス202はサンプリングされる。本発明の実
施例において、データ・バス202のサンプリングは、
サンプリングされたデータにおける任意のアレイ・パリ
ティ・エラーをチェックするために、アレイ・パリティ
・エラー検出器402をトリガする。これはブロック7
64が示す。ブロック766およびブロック768が示
すように、エラーが検出されると、さらに(前述のよう
に)、記憶装置エラー信号が生成される。
【0062】記憶データの全要求ブロックがデータ・バ
ス202によって送信されなかったなら、別の読出しス
トローブ信号が制御バス204によって送信され、有効
カウントダウンが開始される。これは判定ブロック77
0およびブロック756によって示される。しかしブロ
ック772が示すように、もしブロックの終りが来るな
ら、データ有効信号は表明を取り消される。 IV.読出しストローブ機構のタイミング図複数の非同
期記憶装置104から効率的にデータを読み出すための
本発明において使用される一般的な方式は、図10のタ
イミング図によってより良く説明することができる。図
10によると、本発明の実施例においてソース・ユニッ
ト604に存在する内部クロックが示してある。もちろ
ん、この内部クロックは、本発明の各部、またはその環
境の一部である任意の数の装置に存在することができる
。
ス202によって送信されなかったなら、別の読出しス
トローブ信号が制御バス204によって送信され、有効
カウントダウンが開始される。これは判定ブロック77
0およびブロック756によって示される。しかしブロ
ック772が示すように、もしブロックの終りが来るな
ら、データ有効信号は表明を取り消される。 IV.読出しストローブ機構のタイミング図複数の非同
期記憶装置104から効率的にデータを読み出すための
本発明において使用される一般的な方式は、図10のタ
イミング図によってより良く説明することができる。図
10によると、本発明の実施例においてソース・ユニッ
ト604に存在する内部クロックが示してある。もちろ
ん、この内部クロックは、本発明の各部、またはその環
境の一部である任意の数の装置に存在することができる
。
【0063】一旦装置準備完了信号が記憶装置104の
すべてから受信されると、データ有効信号が図示のよう
に立上げられる。それは、記憶データの全ブロックをソ
ース・ユニット604が受け取るまで、立上げ位置に保
持される。
すべてから受信されると、データ有効信号が図示のよう
に立上げられる。それは、記憶データの全ブロックをソ
ース・ユニット604が受け取るまで、立上げ位置に保
持される。
【0064】データ有効信号が送信された後(本発明の
種々の実施例においては、その後3クロック・サイクル
毎に)、読出しストローブ信号がソース・ユニット60
4に送られる。時間T1は読出しストローブ信号をソー
ス・ユニット604から記憶装置104に伝送するのに
必要な時間である。
種々の実施例においては、その後3クロック・サイクル
毎に)、読出しストローブ信号がソース・ユニット60
4に送られる。時間T1は読出しストローブ信号をソー
ス・ユニット604から記憶装置104に伝送するのに
必要な時間である。
【0065】本発明の使用を企図する環境において、記
憶装置104は、読出しストローブ信号の立下り縁を受
け取ると、データの新しいワード(すなわち、次のワー
ド)をデータバス202上にゲートを開始する。データ
・バス202は読出しストローブ信号のソース・ユニッ
ト604での立下りと同時に、ソース・ユニット604
によってサンプリングされる。これはサンプリング・ワ
ード1が示される時点で図10に示される。このように
して、各ワードのサンプリングは、次ワードをデータ・
バス202上にゲートする前のかなりの時間にわたって
行われる。しかし、第1のデータ・ワードに対して、有
効データがその第1の読出しストローブ信号の立下り前
にサンプリングできることは注目すべきである。
憶装置104は、読出しストローブ信号の立下り縁を受
け取ると、データの新しいワード(すなわち、次のワー
ド)をデータバス202上にゲートを開始する。データ
・バス202は読出しストローブ信号のソース・ユニッ
ト604での立下りと同時に、ソース・ユニット604
によってサンプリングされる。これはサンプリング・ワ
ード1が示される時点で図10に示される。このように
して、各ワードのサンプリングは、次ワードをデータ・
バス202上にゲートする前のかなりの時間にわたって
行われる。しかし、第1のデータ・ワードに対して、有
効データがその第1の読出しストローブ信号の立下り前
にサンプリングできることは注目すべきである。
【0066】T2として示される時間は有効データをデ
ータ・バス202上にゲートするのに必要な経過時間で
ある。時間T3は新しいデータ・ワードを記憶装置10
4からソース・ユニット604に伝送するための時間で
ある。したがって、有効カウントダウンは、最小値で、
T1と、読出しストローブ信号のパルス幅と、T2とT
3との和でなければならない。これはサンプリングされ
たデータが有効であると保証する。
ータ・バス202上にゲートするのに必要な経過時間で
ある。時間T3は新しいデータ・ワードを記憶装置10
4からソース・ユニット604に伝送するための時間で
ある。したがって、有効カウントダウンは、最小値で、
T1と、読出しストローブ信号のパルス幅と、T2とT
3との和でなければならない。これはサンプリングされ
たデータが有効であると保証する。
【0067】図10で説明した実施例において、本発明
が使用される環境は、記憶装置104がエッジ応答論理
を使用するような環境(すなわち、エッジトリガフリッ
プ・フロップを有する環境)である。しかし本発明は、
レベル応答論理の使用を企図している。 V.特定の利点および実施例 前述のように、本発明の実施例の使用を企図される環境
は、アレイ・パリティ情報が記憶装置104へのデータ
送信に先立って生成されることを意図している。そうす
ることで、本発明はCRC(cyclic redu
ndacy checking:巡回冗長検査)やE
CC(Error CorrectionCode:
誤り訂正符号)のような従来技術を用いる他の場合には
検出されないある種のエラーを検出することができる。 例えば、もし書込み中に記憶装置104が、連続するブ
ロックまたはワードを書き込む代わりに、同じデータ・
ブロックまたはデータ・ワードを装置媒体に繰り返し書
き込ませるようなエラーをするなら、このデータの連続
読出しはどんなECCエラーもCRCエラーも引き起こ
さない。なぜなら、エラー検出の目的で発生されたEC
CもCRCも、崩壊データの結果として発生されるから
である。その結果、チャネル・ユニット102は、崩壊
データをそのデータが不良であるというどんな指示もな
しにホストに送ることになる。
が使用される環境は、記憶装置104がエッジ応答論理
を使用するような環境(すなわち、エッジトリガフリッ
プ・フロップを有する環境)である。しかし本発明は、
レベル応答論理の使用を企図している。 V.特定の利点および実施例 前述のように、本発明の実施例の使用を企図される環境
は、アレイ・パリティ情報が記憶装置104へのデータ
送信に先立って生成されることを意図している。そうす
ることで、本発明はCRC(cyclic redu
ndacy checking:巡回冗長検査)やE
CC(Error CorrectionCode:
誤り訂正符号)のような従来技術を用いる他の場合には
検出されないある種のエラーを検出することができる。 例えば、もし書込み中に記憶装置104が、連続するブ
ロックまたはワードを書き込む代わりに、同じデータ・
ブロックまたはデータ・ワードを装置媒体に繰り返し書
き込ませるようなエラーをするなら、このデータの連続
読出しはどんなECCエラーもCRCエラーも引き起こ
さない。なぜなら、エラー検出の目的で発生されたEC
CもCRCも、崩壊データの結果として発生されるから
である。その結果、チャネル・ユニット102は、崩壊
データをそのデータが不良であるというどんな指示もな
しにホストに送ることになる。
【0068】このような誤動作および他の種類の誤動作
やエラーの発生は、従来のCRCまたはECC技術では
検出されないが、本発明のアレイ・パリティ・エラー検
出器402を用いれば検出できる。パリティ情報は、チ
ャネル・ユニット102が記憶装置104に書き込もう
と試みたデータの関数であるから、そのパリティ情報は
前述の種類のエラーを検出することができる。
やエラーの発生は、従来のCRCまたはECC技術では
検出されないが、本発明のアレイ・パリティ・エラー検
出器402を用いれば検出できる。パリティ情報は、チ
ャネル・ユニット102が記憶装置104に書き込もう
と試みたデータの関数であるから、そのパリティ情報は
前述の種類のエラーを検出することができる。
【0069】本発明の実施例において、チャネル・ユニ
ット102の内部で信号を受信し、処理し、送信するた
めのロジックはASIC VLSI技術によって制御
することが企図される。また、有効カウントダウンをソ
ース・ユニット604で発生することも企図される。
ット102の内部で信号を受信し、処理し、送信するた
めのロジックはASIC VLSI技術によって制御
することが企図される。また、有効カウントダウンをソ
ース・ユニット604で発生することも企図される。
【0070】有効カウントダウンのための時間をセット
する際、VLSI ASICの異なるサンプル間のプ
ロセスの変化を考慮しなければならないことに留意すべ
きである。例えば、ソース・ユニット604に使用され
る技術は、大量に生産されているので、1つのソース・
ユニット604の有効カウントダウンと別のソース・ユ
ニットの有効カウントダウンとの間には、考慮しなけれ
ばならないなんらかの変化がある。もちろん、本発明の
環境において使用される技術の変化(例えば、記憶装置
104の変化)もまた、考慮しなければならない。
する際、VLSI ASICの異なるサンプル間のプ
ロセスの変化を考慮しなければならないことに留意すべ
きである。例えば、ソース・ユニット604に使用され
る技術は、大量に生産されているので、1つのソース・
ユニット604の有効カウントダウンと別のソース・ユ
ニットの有効カウントダウンとの間には、考慮しなけれ
ばならないなんらかの変化がある。もちろん、本発明の
環境において使用される技術の変化(例えば、記憶装置
104の変化)もまた、考慮しなければならない。
【0071】本発明の実施例は、種々の信号を送信する
ために、2以上のドライバを企図している。例えば、あ
る実施例は1信号1記憶装置につき1個のドライバを(
すなわち、1信号につきn個のドライバを)企図してい
る。信号を駆動するのに用いられるドライバの選択には
、システム同時スイッチング雑音公差およびシステム性
能の要件に見合ったドライバ・スルーレートを用いるべ
きである。これらの実施例を容易にするために、ドライ
バのスイッチングは、同時スイッチング誘導雑音を効果
的に減少させるような方法でスタガーすることが意図さ
れている。
ために、2以上のドライバを企図している。例えば、あ
る実施例は1信号1記憶装置につき1個のドライバを(
すなわち、1信号につきn個のドライバを)企図してい
る。信号を駆動するのに用いられるドライバの選択には
、システム同時スイッチング雑音公差およびシステム性
能の要件に見合ったドライバ・スルーレートを用いるべ
きである。これらの実施例を容易にするために、ドライ
バのスイッチングは、同時スイッチング誘導雑音を効果
的に減少させるような方法でスタガーすることが意図さ
れている。
【0072】本発明がソフトウェア実施例において実行
することができることは理解しておくべきである。この
ような実施例においては、多様な構成要素およびステッ
プが、本発明の機能を実行するために、ソフトウェアに
おいて実施される。現在使用可能または将来発展したコ
ンピュータ・ソフトウェア言語のどんなものも、本発明
のこのようなソフトウェア実施例において採用すること
ができる。
することができることは理解しておくべきである。この
ような実施例においては、多様な構成要素およびステッ
プが、本発明の機能を実行するために、ソフトウェアに
おいて実施される。現在使用可能または将来発展したコ
ンピュータ・ソフトウェア言語のどんなものも、本発明
のこのようなソフトウェア実施例において採用すること
ができる。
【0073】本発明は上述の実施例に限定されず、上に
示した例は単なる例示にすぎないことは理解されるべき
である。
示した例は単なる例示にすぎないことは理解されるべき
である。
【図1】複数の記憶装置を有する記憶ユニットのブロッ
ク図である。
ク図である。
【図2】本発明の実施例のハイレベルのブロック図であ
る。
る。
【図3】本発明の実施例によって企図される方法のハイ
レベルのフローチャートである。
レベルのフローチャートである。
【図4】アレイ・パリティ・エラー検出器を有する本発
明の実施例のブロック図である。
明の実施例のブロック図である。
【図5】チャネル・ユニットによるアレイ・パリティ・
エラーが検出される本発明の実施例によって企図される
方法のフローチャートである。
エラーが検出される本発明の実施例によって企図される
方法のフローチャートである。
【図6】記憶装置によるアレイ・パリティ・エラーが検
出される本発明の実施例によって企図される方法のフロ
ーチャートである。
出される本発明の実施例によって企図される方法のフロ
ーチャートである。
【図7】本発明の実施例、およびチャネル・ユニットと
制御バスが複数の要素を含む企図される環境のブロック
図である。
制御バスが複数の要素を含む企図される環境のブロック
図である。
【図8】本発明の実施例によって企図され、特定の事象
,信号,およびアレイ・パリティ・エラー検出を示す書
込みデータに対する方法のフローチャートである。
,信号,およびアレイ・パリティ・エラー検出を示す書
込みデータに対する方法のフローチャートである。
【図9】本発明の実施例によって企図され、特定の事象
,信号,およびアレイ・パリティ・エラー検出を示す読
出しデータに対する方法のフローチャートである。
,信号,およびアレイ・パリティ・エラー検出を示す読
出しデータに対する方法のフローチャートである。
【図10】本発明に関連して、データが記憶装置から転
送されるときに発生する事象のタイミング図である。
送されるときに発生する事象のタイミング図である。
102 チャネル・ユニット
104 記憶装置
106 ホスト・コンピュータ
108 記憶機構
202 データ・バス
204 制御バス
402 アレイ・パリティ・エラー検出器602
制御ユニット 604 ソース・ユニット 606 デスティネーション・ユニット610 コ
マンド・バス 612 制御ユニット・バス
制御ユニット 604 ソース・ユニット 606 デスティネーション・ユニット610 コ
マンド・バス 612 制御ユニット・バス
Claims (22)
- 【請求項1】記憶データを2以上の非同期記憶装置から
データ・バスによって受け取り、制御信号を記憶装置に
、および記憶装置から、制御バスによって渡すシステム
において、前記記憶装置が前記記憶データを前記データ
・バスによって送る準備を完了していることを示す装置
準備完了信号を前記記憶装置から制御バスによって受け
取る第1の手段と、前記第1の手段に応答し、前記記憶
データを前記記憶装置から受け取る準備が完了している
ことを示すために、読出しストローブ信号を発生し、前
記制御バスによって前記記憶装置に送る第2の手段と、
前記読出しストローブ信号が発生されてから特定量の時
間が経過したときを示し、前記記憶装置が前記記憶デー
タを前記データ・バスによって送ったことを示し、前記
データ・バスから読み出された前記記憶データが有効で
あることを示す第3の手段と、前記第3の手段に応答し
て、前記記憶データを前記データ・バスからサンプリン
グする第4の手段と、を備える非同期データ転送システ
ム。 - 【請求項2】単一のバスが前記制御バスとしておよび前
記データ・バスとして用いられる、請求項1記載の非同
期データ転送システム。 - 【請求項3】前記第1の手段は、ASIC VLSI
技術を用いたソース・ユニットを有する、請求項1記載
の非同期データ転送システム。 - 【請求項4】前記第2の手段は、前記読出しストローブ
信号を前記制御バスによって送るに先立って、データ有
効信号を生成し前記制御バスによって送る、請求項1記
載の非同期データ転送システム。 - 【請求項5】前記読出しストローブ信号を制御バスによ
って送るに際し、前記記憶装置の各々に対してドライバ
が用いられる、請求項1記載の非同期データ転送システ
ム。 - 【請求項6】改良されたエラー検出および障害分離機能
を有し、2以上の非同期記憶装置に、およびこれら非同
期記憶装置からデータ・バスによってデータを転送し、
制御信号を前記記憶装置に、および前記記憶装置から制
御バスによって渡すシステムにおいて、データが前記デ
ータ・バスによって前記記憶装置に送られて記憶され、
前記記憶装置が記憶データを形成するとき、前記データ
におけるアレイ・パリティ・エラーを検出し、チャネル
・エラー信号を発生する第1の手段と、前記記憶装置が
前記記憶データを前記データ・バスによって送る準備が
完了していることを示す装置準備完了信号を、前記制御
バスによって前記記憶装置から受け取る第2の手段と、
前記第2の手段に応答して、前記記憶データを前記記憶
装置から受け取る準備が完了していることを示すために
、読出しストローブ信号を生成し前記記憶装置に前記制
御バスによって送る第3の手段と、前記読出しストロー
ブ信号が生成されてから特定量の時間が経過したときを
示し、前記記憶装置が前記記憶データを前記データ・バ
スによって送ったことを示し、前記データ・バスから読
み出された前記記憶データが有効であることを示す第4
の手段と、前記第4の手段に応答して、前記記憶データ
を前記データ・バスからサンプリングする第5の手段と
を備え、前記第1の手段は、さらに前記第5の手段に応
答して、前記記憶データにおけるアレイ・パリティ・エ
ラーを検出して記憶装置エラー信号を生成する、非同期
データ転送システム。 - 【請求項7】単一のバスが前記制御バスとしておよび前
記データ・バスとして用いられる、請求項6記載の非同
期データ転送システム。 - 【請求項8】前記第2の手段は、ASIC VLSI
技術を用いたソース・ユニットを有する、請求項6記載
の非同期データ転送システム。 - 【請求項9】前記第3の手段は、読出しストローブ信号
を前記制御バスによって送るに先立って、データ有効信
号を生成し前記制御バスによって送る、請求項6記載の
非同期データ転送システム。 - 【請求項10】前記読出しストローブ信号を前記制御バ
スによって送る際に、前記記憶装置の各々に対してドラ
イバが用いられる、請求項6記載の非同期データ転送シ
ステム。 - 【請求項11】前記チャネル・エラー信号および前記記
憶装置エラー信号が、マイクロプロセッサ割込みを含む
、請求項6記載の非同期データ転送システム。 - 【請求項12】前記第1の手段が、書込みストローブ信
号および前記第5の手段によってトリガされる、請求項
6記載の非同期データ転送システム。 - 【請求項13】記憶データを2以上の非同期装置からデ
ータ・バスによって受け取り、制御信号を記憶装置に、
および記憶装置から、制御バスによって渡す、非同期デ
ータ転送方法において、(1)前記記憶装置が前記記憶
データを前記データ・バスによって送る準備を完了して
いることを示す装置準備完了信号を、前記記憶装置から
前記制御バスによって受け取るステップと、(2)前記
ステップ(1)に応答して、読出しストローブ信号を前
記制御バスによって前記記憶装置に送るステップと、(
3)前記ステップ(2)に応答して、有効カウントダウ
ンを開始するステップと、(4)前記ステップ(3)に
おける有効カウントダウンが完了すると、前記データ・
バスをサンプリングするステップと、を含む、非同期デ
ータ転送方法。 - 【請求項14】単一のバスを前記制御バスとしておよび
前記データ・バスとして使用するステップをさらに含む
、請求項13記載の非同期データ転送方法。 - 【請求項15】前記ステップ(1)とステップ(2)の
間に、データ有効信号を生成して前記制御バスによって
送るステップを含む、請求項13記載の非同期データ転
送方法。 - 【請求項16】前記ステップ(2)において、前記読出
しストローブ信号を前記制御バスによって送るに際し、
前記記憶装置の各々に対してドライバを用いるステップ
を含む、請求項13記載の非同期データ転送方法。 - 【請求項17】改良されたエラー検出および障害分離機
能を有し、2以上の非同期記憶装置に、およびこれら非
同期記憶装置からデータ・バスによってデータを転送し
、制御信号を前記記憶装置に、および前記記憶装置から
制御バスによって渡す非同期データ転送方法において、
(1)記憶データを形成する前記記憶装置に対し前記デ
ータ・バスによって転送されるデータのアレイ・パリテ
ィ・エラーをチェックするステップと、(2)アレイ・
パリティ・エラーの検出の際にチャネル・エラー信号を
生成するステップと、(3)前記記憶装置が、前記記憶
データを前記データ・バスによって送る準備が完了して
いることを示す装置準備完了信号を、前記記憶装置から
前記制御バスによって受け取るステップと、(4)前記
ステップ(3)に応答して、読出しストローブ信号を前
記制御バスによって前記記憶装置に送るステップと、(
5)前記ステップ(4)に応答して、有効カウントダウ
ンを開始するステップと、(6)前記ステップ(5)に
おける有効カウントダウンが完了すると、前記データ・
バスをサンプリングするステップと、(7)前記記憶装
置から前記データ・バスによって転送された前記記憶デ
ータにおけるアレイ・パリティ・エラーをチェックする
ステップと、(8)アレイ・パリティ・エラーの検出に
際し、記憶装置エラー信号を生成するステップと、を含
む非同期データ転送方法。 - 【請求項18】単一のバスを前記制御バスとしておよび
前記データ・バスとして使用するステップをさらに含む
、請求項17記載の非同期データ転送方法。 - 【請求項19】前記ステップ(3)とステップ(4)の
間に、データ有効信号を生成して前記制御バスによって
送るステップをさらに含む、請求項17記載の非同期デ
ータ転送方法。 - 【請求項20】前記ステップ(4)において、前記読出
しストローブ信号を前記制御バスによって送るに際し、
前記記憶装置の各々に対してドライバを用いるステップ
を含む、請求項17記載の非同期データ転送方法。 - 【請求項21】前記ステップ(2)および前記ステップ
(8)において、マイクロプロセッサ割込みを発生する
ステップをさらに含む、請求項17記載の非同期データ
転送方法。 - 【請求項22】前記ステップ(1)において、書込みス
トローブ信号によってトリガされるステップを含む、請
求項17記載の非同期データ転送方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/626,706 US5333301A (en) | 1990-12-14 | 1990-12-14 | Data transfer bus system and method serving multiple parallel asynchronous units |
US626706 | 1990-12-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04291648A true JPH04291648A (ja) | 1992-10-15 |
JPH0731641B2 JPH0731641B2 (ja) | 1995-04-10 |
Family
ID=24511489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3308353A Expired - Fee Related JPH0731641B2 (ja) | 1990-12-14 | 1991-10-29 | 非同期データ転送システムおよび方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5333301A (ja) |
EP (1) | EP0492072A1 (ja) |
JP (1) | JPH0731641B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5787304A (en) * | 1996-02-05 | 1998-07-28 | International Business Machines Corporation | Multipath I/O storage systems with multipath I/O request mechanisms |
US5737544A (en) * | 1996-04-08 | 1998-04-07 | Vlsi Technology, Inc. | Link system controller interface linking a PCI bus to multiple other buses |
US6816982B2 (en) | 2001-03-13 | 2004-11-09 | Gonen Ravid | Method of and apparatus for computer hard disk drive protection and recovery |
US6990609B2 (en) * | 2001-06-12 | 2006-01-24 | Sun Microsystems, Inc. | System and method for isolating faults in a network |
TW548923B (en) * | 2001-06-12 | 2003-08-21 | Realtek Semiconductor Corp | Data register in communication system and method thereof |
US7058844B2 (en) * | 2001-06-15 | 2006-06-06 | Sun Microsystems, Inc. | System and method for rapid fault isolation in a storage area network |
US6795877B2 (en) | 2001-11-29 | 2004-09-21 | Intel Corporation | Configurable serial bus to couple baseband and application processors |
JP2007535234A (ja) * | 2004-02-20 | 2007-11-29 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 妨害耐性を向上させるための方法及び集積回路 |
KR100606038B1 (ko) * | 2004-08-24 | 2006-07-28 | 삼성전자주식회사 | 데이터 다중화 방법, 필드 프로그래머블 게이트 어레이 및광 네트웍 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5140831A (en) * | 1974-08-05 | 1976-04-06 | Nasa | Deetano hidokitensoseigyosochi |
JPS5839358A (ja) * | 1981-09-01 | 1983-03-08 | Nippon Telegr & Teleph Corp <Ntt> | メモリアクセス制御方式 |
JPH01201735A (ja) * | 1988-02-08 | 1989-08-14 | Yokogawa Electric Corp | マイクロプロセッサ装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4268906A (en) * | 1978-12-22 | 1981-05-19 | International Business Machines Corporation | Data processor input/output controller |
NL8002346A (nl) * | 1980-04-23 | 1981-11-16 | Philips Nv | Multi databron- en dataontvangersysteem met communicatiebus. |
US4423480A (en) * | 1981-03-06 | 1983-12-27 | International Business Machines Corporation | Buffered peripheral system with priority queue and preparation for signal transfer in overlapped operations |
US4866604A (en) * | 1981-10-01 | 1989-09-12 | Stratus Computer, Inc. | Digital data processing apparatus with pipelined memory cycles |
US4509121A (en) * | 1982-09-30 | 1985-04-02 | Honeywell Information Systems Inc. | Apparatus for synchronizing a stream of data bits received over a single coaxial conductor |
US4616337A (en) * | 1983-03-30 | 1986-10-07 | Burroughs Corporation | Automatic read system for peripheral-controller |
FR2561428B1 (fr) * | 1984-03-16 | 1986-09-12 | Bull Sa | Procede d'enregistrement dans une memoire a disques et systeme de memoire a disques |
US4779089A (en) * | 1985-11-27 | 1988-10-18 | Tektronix, Inc. | Bus arbitration controller |
US4958351A (en) * | 1986-02-03 | 1990-09-18 | Unisys Corp. | High capacity multiple-disk storage method and apparatus having unusually high fault tolerance level and high bandpass |
US4888691A (en) * | 1988-03-09 | 1989-12-19 | Prime Computer, Inc. | Method for disk I/O transfer |
DE3937807C2 (de) * | 1988-11-19 | 1995-04-06 | Vaillant Joh Gmbh & Co | Verfahren zum Übertragen von Daten zwischen zwei sendenden und empfangenden Stationen |
US5079696A (en) * | 1989-09-11 | 1992-01-07 | Sun Microsystems, Inc. | Apparatus for read handshake in high-speed asynchronous bus interface |
-
1990
- 1990-12-14 US US07/626,706 patent/US5333301A/en not_active Expired - Lifetime
-
1991
- 1991-10-07 EP EP91117049A patent/EP0492072A1/en not_active Ceased
- 1991-10-29 JP JP3308353A patent/JPH0731641B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5140831A (en) * | 1974-08-05 | 1976-04-06 | Nasa | Deetano hidokitensoseigyosochi |
JPS5839358A (ja) * | 1981-09-01 | 1983-03-08 | Nippon Telegr & Teleph Corp <Ntt> | メモリアクセス制御方式 |
JPH01201735A (ja) * | 1988-02-08 | 1989-08-14 | Yokogawa Electric Corp | マイクロプロセッサ装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0492072A1 (en) | 1992-07-01 |
JPH0731641B2 (ja) | 1995-04-10 |
US5333301A (en) | 1994-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4253147A (en) | Memory unit with pipelined cycle of operations | |
US5001712A (en) | Diagnostic error injection for a synchronous bus system | |
EP0335424B1 (en) | Improved parity checking apparatus | |
US6061822A (en) | System and method for providing a fast and efficient comparison of cyclic redundancy check (CRC/checks sum) values of two mirrored disks | |
US3984814A (en) | Retry method and apparatus for use in a magnetic recording and reproducing system | |
US4213178A (en) | Input/output command timing mechanism | |
KR100195856B1 (ko) | 양방향 동기 다중 드롭 데이터 버스를 갖는 데이터처리시스템 | |
EP0415552A2 (en) | Protocol for read and write transfers | |
US3676851A (en) | Information retrieval system and method | |
JPH04291648A (ja) | 非同期データ転送システムおよび方法 | |
US5285456A (en) | System and method for improving the integrity of control information | |
US5197143A (en) | Device and method for distributing information in a computer system | |
US3961312A (en) | Cycle interleaving during burst mode operation | |
JP3562818B2 (ja) | ディスクアレイシステム内のバスコンフィギュレーションエラーの検出装置及び検出方法 | |
KR970005742B1 (ko) | 데이타 전송 제어용 인터페이스 회로 | |
JPS581447B2 (ja) | 中央装置と複数の周辺装置との間のデ−タ伝送制御方法 | |
EP0416732B1 (en) | Targeted resets in a data processor | |
US5875458A (en) | Disk storage device | |
EP0006477A1 (en) | Device for controlling the transmission of data between a data transmitting control unit and a data recording controller for serial recording | |
US4551836A (en) | Cross-copy arrangement for synchronizing error detection clock signals in a duplex digital system | |
JPH0656601B2 (ja) | データ転送制御用インタフェース回路 | |
JPS6292042A (ja) | 記憶装置 | |
JP2868003B1 (ja) | 磁気ディスク装置 | |
WO1984004184A1 (en) | Clock stretching circuitry | |
JPS6117012B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |