JPS6128145B2 - - Google Patents
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- JPS6128145B2 JPS6128145B2 JP54074687A JP7468779A JPS6128145B2 JP S6128145 B2 JPS6128145 B2 JP S6128145B2 JP 54074687 A JP54074687 A JP 54074687A JP 7468779 A JP7468779 A JP 7468779A JP S6128145 B2 JPS6128145 B2 JP S6128145B2
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- 208000011580 syndromic disease Diseases 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 9
- ACGUYXCXAPNIKK-UHFFFAOYSA-N hexachlorophene Chemical compound OC1=C(Cl)C=C(Cl)C(Cl)=C1CC1=C(O)C(Cl)=CC(Cl)=C1Cl ACGUYXCXAPNIKK-UHFFFAOYSA-N 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置の部分書込み方式に関し特
に簡単な回路、少ない部品により記憶装置に部分
書込みを行う方式に関するものである。
に簡単な回路、少ない部品により記憶装置に部分
書込みを行う方式に関するものである。
記憶装置の基本動作としては、読出し動作、書
込み動作および部分書込み動作がある。このう
ち、部分書込み動作は１ワード長の中の一部のデ
ータのみの書換えを行う動作であり、一旦記憶装
置の指定番地からデータを読出し、これを書込み
データ制御部に送り、CPUから送られてきた部
分書込みデータをマージして１ワードを作成した
後、パリテイ・チエツク・ビツトあるいは誤り訂
正符号（ハミング・ビツト）を発生し、再び書込
みを行う。
込み動作および部分書込み動作がある。このう
ち、部分書込み動作は１ワード長の中の一部のデ
ータのみの書換えを行う動作であり、一旦記憶装
置の指定番地からデータを読出し、これを書込み
データ制御部に送り、CPUから送られてきた部
分書込みデータをマージして１ワードを作成した
後、パリテイ・チエツク・ビツトあるいは誤り訂
正符号（ハミング・ビツト）を発生し、再び書込
みを行う。
第１図は部分書込み時のマージ動作説明図であ
る。
る。
例えば、読出しまたは書込みデータの幅を８バ
イトとし、１バイトごとに書込むか、書込まない
かの制御を部分書込みデータ選択回路（マージ回
路）で行う場合を、第１図Ａ１〜Ａ３に示す。
イトとし、１バイトごとに書込むか、書込まない
かの制御を部分書込みデータ選択回路（マージ回
路）で行う場合を、第１図Ａ１〜Ａ３に示す。
Ａ１は、部分書込み動作時にCPUから転送さ
れてきたデータであり、８バイト中のバイト１，
４，６を書込み、他のバイト０，２，３……をマ
スクしたい場合には、Ａ２に示すように、記憶装
置から読出したデータのうち、バイト０，２，３
……のみのデータ（○で示すバイト・データ）に
ついて１ビツト誤りを検出訂正した後、Ａ３に示
すように読出してきたデータ（Ａ２の○で示すバ
イト・データ）をそのまま出力し、CPUからの
データのうちバイト１，４，６のデータ（Ａ１の
○で示すバイト・データ）のみを出力することに
よつて、主記憶装置にはＡ３に示す斜線の部分に
書込みデータが書込まれ、その他の部分には読出
しデータが再書込みされる。書込まれるとき、ハ
ミング・ビツト発生回路で発生されたハミング・
ビツト（８ビツト）Ｈが付加される。
れてきたデータであり、８バイト中のバイト１，
４，６を書込み、他のバイト０，２，３……をマ
スクしたい場合には、Ａ２に示すように、記憶装
置から読出したデータのうち、バイト０，２，３
……のみのデータ（○で示すバイト・データ）に
ついて１ビツト誤りを検出訂正した後、Ａ３に示
すように読出してきたデータ（Ａ２の○で示すバ
イト・データ）をそのまま出力し、CPUからの
データのうちバイト１，４，６のデータ（Ａ１の
○で示すバイト・データ）のみを出力することに
よつて、主記憶装置にはＡ３に示す斜線の部分に
書込みデータが書込まれ、その他の部分には読出
しデータが再書込みされる。書込まれるとき、ハ
ミング・ビツト発生回路で発生されたハミング・
ビツト（８ビツト）Ｈが付加される。
第１図Ｂ１〜Ｂ３は、同じように、２バイトの
うちの１バイトにCPUからのデータを書込みむ
場合を示した図である。
うちの１バイトにCPUからのデータを書込みむ
場合を示した図である。
第２図は、従来の部分書込み方式のブロツク図
である。
である。
主記憶装置MSから読出されたデータは、読出
しデータ・レジスタ１にセツトされ、その出力は
誤り検出回路３および誤りビツト・デコーダ６を
経て誤り訂正回路７により１ビツト誤りが訂正さ
れ、この訂正されたデータとCPUからの書込み
データとを部分書込みデータ選択回路８により切
替えて書込みデータを作り、主記憶装置MSに書
込む。書込みの際に、ハミング・ビツト発生回路
４で発生された誤り訂正符号を同時に書込む。
しデータ・レジスタ１にセツトされ、その出力は
誤り検出回路３および誤りビツト・デコーダ６を
経て誤り訂正回路７により１ビツト誤りが訂正さ
れ、この訂正されたデータとCPUからの書込み
データとを部分書込みデータ選択回路８により切
替えて書込みデータを作り、主記憶装置MSに書
込む。書込みの際に、ハミング・ビツト発生回路
４で発生された誤り訂正符号を同時に書込む。
このように、従来の部分書込み方式では、ビツ
ト数の多い読出しデータ・レジスタ１、書込みデ
ータ・レジスタ２、部分書込みデータ選択回路
（マージ回路）８、およびハミング・ビツト発生
回路４を設ける必要があり、部品も多く回路も複
雑となつている。
ト数の多い読出しデータ・レジスタ１、書込みデ
ータ・レジスタ２、部分書込みデータ選択回路
（マージ回路）８、およびハミング・ビツト発生
回路４を設ける必要があり、部品も多く回路も複
雑となつている。
本発明の目的は、このような問題を解決するた
め、ビツト数の少いレジスタのみで構成され少な
い部品と簡単な回路で記憶装置に部分書込みがで
きる部分書込み方式を提供することにある。
め、ビツト数の少いレジスタのみで構成され少な
い部品と簡単な回路で記憶装置に部分書込みがで
きる部分書込み方式を提供することにある。
本発明の部分書込み方式は、読出しデータと
CPUからの書込みデータのいずれか一方を記憶
するデータ・レジスタを設け、読出しデータの誤
り検出の結果を一時記憶し、１ビツト誤り訂正を
行い、CPUからの書込みデータを部分書込みす
べきデータ・レジスタにセツトし、これに対応し
た誤り訂正を禁止して誤り訂正回路の出力を書込
みデータとすることを特徴としている。
CPUからの書込みデータのいずれか一方を記憶
するデータ・レジスタを設け、読出しデータの誤
り検出の結果を一時記憶し、１ビツト誤り訂正を
行い、CPUからの書込みデータを部分書込みす
べきデータ・レジスタにセツトし、これに対応し
た誤り訂正を禁止して誤り訂正回路の出力を書込
みデータとすることを特徴としている。
以下、本発明の実施例を図面により説明する。
第３図は本発明の部分書込み方式のブロツク構
成図であり、説明を簡単にするため２バイト構成
で示している。
成図であり、説明を簡単にするため２バイト構成
で示している。
第３図において、データレジスタ９は記憶装置
から読み出されたデータや格納された後CPUか
らの部分書き込みデータが重ねて格納されるレジ
スタである。本レジスタ９は０，１，Ｈに分割さ
れ、読出しデータのバイト０，バイト１，ハミン
グ・ビツトがそれぞれセツトされる。データレジ
スタ９の出力のうち０，１はそれぞれ誤り訂正回
路７の０，１に与えられ、ここで１ビツト誤り訂
正が行なわれる。訂り訂正回路７の出力は誤り検
出回路３に与えられるとともに、この誤り検出回
路３内のハミング・ビツト発生回路４の出力と併
わせて主記憶装置MSへの書込みデータとなる。
誤り検出回路３では発生されたハミング・ビツト
と読出されたハミング・ビツト（データレジスタ
９のＨ出力）が一致回路５で照合され、１バイト
誤り検出出力がシンドローム・レジスタ１０に与
えられて、そこに一時記憶される。シンドロー
ム・レジスタ１０の出力は次段の誤りビツトデコ
ード６に与えられ、デコードされた結果が誤り訂
正回路７に送られ、ここで読出しデータの１ビツ
ト誤り訂正が行なわれる。誤りビツトデコーダ６
は０，１に分割されており、その出力はそれぞれ
誤り訂正回路７の０，１に与えられる。また誤り
ビツト・デコーダ６には０側のデコードを禁止す
るDEC INH0と１側のデコードを禁止するDEC
INH1が与えられ１ビツト誤り訂正を行なうか行
なわないかの制御がバイト単位に可能である。
から読み出されたデータや格納された後CPUか
らの部分書き込みデータが重ねて格納されるレジ
スタである。本レジスタ９は０，１，Ｈに分割さ
れ、読出しデータのバイト０，バイト１，ハミン
グ・ビツトがそれぞれセツトされる。データレジ
スタ９の出力のうち０，１はそれぞれ誤り訂正回
路７の０，１に与えられ、ここで１ビツト誤り訂
正が行なわれる。訂り訂正回路７の出力は誤り検
出回路３に与えられるとともに、この誤り検出回
路３内のハミング・ビツト発生回路４の出力と併
わせて主記憶装置MSへの書込みデータとなる。
誤り検出回路３では発生されたハミング・ビツト
と読出されたハミング・ビツト（データレジスタ
９のＨ出力）が一致回路５で照合され、１バイト
誤り検出出力がシンドローム・レジスタ１０に与
えられて、そこに一時記憶される。シンドロー
ム・レジスタ１０の出力は次段の誤りビツトデコ
ード６に与えられ、デコードされた結果が誤り訂
正回路７に送られ、ここで読出しデータの１ビツ
ト誤り訂正が行なわれる。誤りビツトデコーダ６
は０，１に分割されており、その出力はそれぞれ
誤り訂正回路７の０，１に与えられる。また誤り
ビツト・デコーダ６には０側のデコードを禁止す
るDEC INH0と１側のデコードを禁止するDEC
INH1が与えられ１ビツト誤り訂正を行なうか行
なわないかの制御がバイト単位に可能である。
第４図は、第３図における部分書込み動作のタ
イミングチヤートであり、バイト０に１ビツト誤
りがある。バイト０を部分書込みする場合を示し
ている。シンドローム・レジスタ１０は、第４図
Ｇに示すように動作の初めにクリアされ、かつデ
コード禁止信号DEC INHは第４図Ｈ，Ｉに示す
ように最初の状態では入力されない。
イミングチヤートであり、バイト０に１ビツト誤
りがある。バイト０を部分書込みする場合を示し
ている。シンドローム・レジスタ１０は、第４図
Ｇに示すように動作の初めにクリアされ、かつデ
コード禁止信号DEC INHは第４図Ｈ，Ｉに示す
ように最初の状態では入力されない。
この状態（第４図のａ点）で主記憶装置MSか
らの読出しデータA′，Ｂ，Ｃがそれぞれデータ
レジスタ９の０，１，Ｈにセツトされる。この時
点では誤りビツトデコーダ６からの誤り指摘がな
いので誤り訂正回路７からは読出しデータがその
まま出力される。（第４図のｂ点） 次に読出しデータ０に１ビツト誤りが含まれて
いる場合、ハミング・ビツト発生回路４の出力と
読出されたハミング・ビツト出力Ｈとが一致せ
ず、誤り検出回路３において、１ビツト誤りが検
出されシンドロームが出力される。（第４図のＣ
点）このシンドロームは第４図Ｇに示すようにシ
ンドローム・レジスタ１０に一時記憶され（第４
図のｄ点）、さらに誤りビツト・デコーダ６に送
られる。したがつて、それ以降は、シンドローム
は変化しない。（第４図のｈ，ｊ，ｋ点で誤り検
出回路３の出力（Ｆ）が変化しているがシンドロ
ームレジスタ１０の出力（Ｇ）はｄ点の内容を保
持している。） 誤りビツト・デコーダ６からは、第４図Ｊに示
すように０側の誤りビツトが指摘され（第４図ｅ
点）、第４図Ｄに示すように、誤り訂正回路７に
おいて１ビツト誤りの訂正が行われる（第４図ｆ
点で「A′」を「Ａ」に訂正）。
らの読出しデータA′，Ｂ，Ｃがそれぞれデータ
レジスタ９の０，１，Ｈにセツトされる。この時
点では誤りビツトデコーダ６からの誤り指摘がな
いので誤り訂正回路７からは読出しデータがその
まま出力される。（第４図のｂ点） 次に読出しデータ０に１ビツト誤りが含まれて
いる場合、ハミング・ビツト発生回路４の出力と
読出されたハミング・ビツト出力Ｈとが一致せ
ず、誤り検出回路３において、１ビツト誤りが検
出されシンドロームが出力される。（第４図のＣ
点）このシンドロームは第４図Ｇに示すようにシ
ンドローム・レジスタ１０に一時記憶され（第４
図のｄ点）、さらに誤りビツト・デコーダ６に送
られる。したがつて、それ以降は、シンドローム
は変化しない。（第４図のｈ，ｊ，ｋ点で誤り検
出回路３の出力（Ｆ）が変化しているがシンドロ
ームレジスタ１０の出力（Ｇ）はｄ点の内容を保
持している。） 誤りビツト・デコーダ６からは、第４図Ｊに示
すように０側の誤りビツトが指摘され（第４図ｅ
点）、第４図Ｄに示すように、誤り訂正回路７に
おいて１ビツト誤りの訂正が行われる（第４図ｆ
点で「A′」を「Ａ」に訂正）。
次に、第４図Ａに示すように、CPUからの書
込みデータ「Ｄ」をデータ・レジスタ９の０側に
セツトするが（第４図ｇ点）、誤りビツトの指摘
があるために、正常な情報が誤り情報に訂正され
てしまう（第４図ｈ点で「D′」）。これを阻止す
るため、第４図Ｈに示すように部分書込みを行な
うバイトのデコードを禁止するためデコード禁止
信号DEC INH0を入力して０側の誤りビツト・デ
コーダ出力を禁止し、CPUからの書込みデータ
「Ｄ」をそのまま誤り訂正回路７に出力する（第
４図ｈ〜ｊ点）。本部分書込み方式ではシンドロ
ーム・レジスタ１０の内容およびDEC INH信号
で１ビツト誤り訂正を制御しているため、書込み
サイクルが終了するまでシンドローム・レジスタ
１０の内容およびDEC INH信号は保持されなけ
ればならない。
込みデータ「Ｄ」をデータ・レジスタ９の０側に
セツトするが（第４図ｇ点）、誤りビツトの指摘
があるために、正常な情報が誤り情報に訂正され
てしまう（第４図ｈ点で「D′」）。これを阻止す
るため、第４図Ｈに示すように部分書込みを行な
うバイトのデコードを禁止するためデコード禁止
信号DEC INH0を入力して０側の誤りビツト・デ
コーダ出力を禁止し、CPUからの書込みデータ
「Ｄ」をそのまま誤り訂正回路７に出力する（第
４図ｈ〜ｊ点）。本部分書込み方式ではシンドロ
ーム・レジスタ１０の内容およびDEC INH信号
で１ビツト誤り訂正を制御しているため、書込み
サイクルが終了するまでシンドローム・レジスタ
１０の内容およびDEC INH信号は保持されなけ
ればならない。
なお、この例では、０側に部分書込みする場合
を示しているが、１側に部分書込みする場合に
は、デコード禁止信号DEC INH1により１側の誤
りビツト・デコーダ出力を禁止する。もちろん、
この時、０側の誤りビツトは側の誤りビツト・デ
コーダ出力に基いて誤り訂正回路７により、訂正
される。また、誤りビツトが１側にあつても、動
作は全く同様である。
を示しているが、１側に部分書込みする場合に
は、デコード禁止信号DEC INH1により１側の誤
りビツト・デコーダ出力を禁止する。もちろん、
この時、０側の誤りビツトは側の誤りビツト・デ
コーダ出力に基いて誤り訂正回路７により、訂正
される。また、誤りビツトが１側にあつても、動
作は全く同様である。
さらに、第４図では、CPUからの書込みデー
タをデータ・レジスタ９へセツトするタイミング
が説明の都合上遅くなつているが、デコード禁止
信号DEC INHの入力タイミングとともに書込み
データのセツト・タイミングをシンドローム・レ
ジスタ１０の出力が送られる時点（第４図Ｃ点）
まで早くすることが可能である。
タをデータ・レジスタ９へセツトするタイミング
が説明の都合上遅くなつているが、デコード禁止
信号DEC INHの入力タイミングとともに書込み
データのセツト・タイミングをシンドローム・レ
ジスタ１０の出力が送られる時点（第４図Ｃ点）
まで早くすることが可能である。
第５図は、本発明の他の実施例を示す部分書込
み方式のブロツク図である。
み方式のブロツク図である。
第５図において、第３図と同一符号は、同一の
ものを示している。第３図の回路と構成上異つて
いる箇所は、誤り検出回路３への入力が誤り訂正
回路７からでなく、データ・レジスタ９の出力か
ら与えられている点である。したがつて、書込み
データ用のハミング・ビツト発生回路４が新たに
必要となるが、動作は第３図の回路と殆んど同じ
である。このように、第５図では、シンドロー
ム・レジスタ１０の出力が誤り訂正回路７の出力
により決定されるのではなく、データ・レジスタ
９の出力により決定される。
ものを示している。第３図の回路と構成上異つて
いる箇所は、誤り検出回路３への入力が誤り訂正
回路７からでなく、データ・レジスタ９の出力か
ら与えられている点である。したがつて、書込み
データ用のハミング・ビツト発生回路４が新たに
必要となるが、動作は第３図の回路と殆んど同じ
である。このように、第５図では、シンドロー
ム・レジスタ１０の出力が誤り訂正回路７の出力
により決定されるのではなく、データ・レジスタ
９の出力により決定される。
なお、第３図、第５図では、CPUとのデータ
授受が１ビツトで、記憶装置内部が２バイトの場
合を示しているが、２バイトと２バイトの場合、
あるいは第１図Ａ１〜Ａ３に示したように８バイ
トと８バイトの場合でも、またはそれ以外のデー
タ長の組合わせの場合でも、本発明を適用するこ
とができる。
授受が１ビツトで、記憶装置内部が２バイトの場
合を示しているが、２バイトと２バイトの場合、
あるいは第１図Ａ１〜Ａ３に示したように８バイ
トと８バイトの場合でも、またはそれ以外のデー
タ長の組合わせの場合でも、本発明を適用するこ
とができる。
以上説明したように、本発明によれば、ビツト
数の少ないシンドロームを一時記憶することによ
り、ビツト数の多いCPUからの書込みデータ・
レジスタおよび部分書込みデータ選択回路が不要
となるので、回路が簡単となり、部品も少なくて
よい。また、書込みデータのハミングビツト発生
回路と誤りビツト検出のためのハミング・ビツト
発生回路を共用できるので、さらに部分書込み回
路が簡単になる。
数の少ないシンドロームを一時記憶することによ
り、ビツト数の多いCPUからの書込みデータ・
レジスタおよび部分書込みデータ選択回路が不要
となるので、回路が簡単となり、部品も少なくて
よい。また、書込みデータのハミングビツト発生
回路と誤りビツト検出のためのハミング・ビツト
発生回路を共用できるので、さらに部分書込み回
路が簡単になる。
第１図は部分書込み時のマージ動作の説明図、
第２図は従来の部分書込み方式のブロツク図、第
３図は本発明の実施例を示す部分書込み方式のブ
ロツク図、第４図は第３図における部分書込み動
作のタイミング・チヤート、第５図は本発明の他
の実施例を示す部分書込み方式のブロツク図であ
る。 １：読出しデータ・レジスタ、２：書込みデー
タ・レジスタ、３：誤り検出回路、４：ハミン
グ・ビツト発生回路、５：一致回路、６：誤りビ
ツト・デコーダ、７：誤り訂正回路、８：部分書
込みデータ選択回路、９：データ・レジスタ、１
０：シンドローム・レジスタ。
第２図は従来の部分書込み方式のブロツク図、第
３図は本発明の実施例を示す部分書込み方式のブ
ロツク図、第４図は第３図における部分書込み動
作のタイミング・チヤート、第５図は本発明の他
の実施例を示す部分書込み方式のブロツク図であ
る。 １：読出しデータ・レジスタ、２：書込みデー
タ・レジスタ、３：誤り検出回路、４：ハミン
グ・ビツト発生回路、５：一致回路、６：誤りビ
ツト・デコーダ、７：誤り訂正回路、８：部分書
込みデータ選択回路、９：データ・レジスタ、１
０：シンドローム・レジスタ。
Claims (1)
- １ ビツト誤り訂正機能を有する記憶装置の部分
書込み方式において、記憶装置から読み出された
データが格納された後CPUからの部分書き込み
データが重ねて格納されるデータ・レジスタと、
前記データ・レジスタの内容を入力し該内容に１
ビツト誤りがあるか否かを検出する誤り検出回路
と、前記誤り検出回路の検出結果を格納し前記部
分書き込みのサイクルを通じて該検出結果を保持
するシンドローム・レジスタと、前記シンドロー
ム・レジスタの出力をデコードして前記データの
誤り位置を示す信号を出力するデコード回路と、
前記データ・レジスタにCPUからの部分書き込
みデータが格納されたとき該部分書き込みデータ
の書き込み位置に応じて前記デコード回路の対応
する位置の前記信号出力を抑止する手段と、前記
データ・レジスタの内容を入力し前記デコード回
路の信号出力がある誤り位置のみ１ビツト誤りを
訂正した後その結果を記憶装置に対する部分書き
込みデータとして出力する回路とを有することを
特徴とする記憶装置の部分書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7468779A JPS5698A (en) | 1979-06-15 | 1979-06-15 | Partial write-in system for memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7468779A JPS5698A (en) | 1979-06-15 | 1979-06-15 | Partial write-in system for memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698A JPS5698A (en) | 1981-01-06 |
| JPS6128145B2 true JPS6128145B2 (ja) | 1986-06-28 |
Family
ID=13554370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7468779A Granted JPS5698A (en) | 1979-06-15 | 1979-06-15 | Partial write-in system for memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340651U (ja) * | 1989-03-31 | 1991-04-18 |
-
1979
- 1979-06-15 JP JP7468779A patent/JPS5698A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340651U (ja) * | 1989-03-31 | 1991-04-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5698A (en) | 1981-01-06 |
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