JPH03186981A - キャッシュメモリ内蔵マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセ、ツサに関し、特にマイクロプ
ロセッサが冗長情報を含んだ命令またはデータを外部メ
モリより受け取り内蔵したキ」９、ノシュメモリへ転送
した後の制御に関する。

〔従来の技術〕

従来のキャッシュメモリ内蔵マイクロフロセ、ツサには
、冗長情報回路が付加されたものはなかった。そのため
、信頼性な必要とするシステムにおいては、マイクロプ
ロセッサの外部に冗長情報制御回路を付加して高信頼化
を実現し、ていた。

第４図を用いて、従来のマイクロフロセッ→ノーにおい
て、冗長情報の１っであるパリティヒラ）・を外部回路
によって付加したシステムについて説明する。

第４図の３０１は従来のマイクロフロセッサ、３０２は
マイクロプロセッサ３０１に供給する命令またはデータ
を格納したメモリ、３０３はメモリ３０２の各データに
付加されたパリティビットを格納したパリティヒツトメ
モリ、３０４は、マイクロフロセッサ３０１から送られ
てきたデータに付加するためまたはメモリから読み出し
たチクとそれに付加されたパリティビットからデータの
有効性をチエツクするパリティ制御回路、３１０はマイ
クロフロセッサ３０１とメモリ３０２を結ぶデータバス
、３１１はマイクロフロセッサ３０１とメモ！Ｊ３０２
内の１つのデータを指定するためのアドレスバス、３１
２はマイクロプロセッサ３０１がメモリ３０２を読み書
きするときのストローブ信号、３１３はメモリ３０２を
読み出すか否かを指定するリード／ライト指定線、３１
４はパリティヒｙ１・線、３１５はメモリリード時その
データが、データおよびパリティヒツトからパリティ制
御回路３０４によってシンドロームラ計算し、送られた
データが有効であったか否かを示すデータ有効指示線で
ある。

次に第４図のマイクロコンビュータンステムの動作につ
いて説明する。

ます、マイクロプロセッサ３０１は、実行すべき命令が
蓄えられているメモ！＋３０２を読みにいく。そのため
に、マイクロフロセッサ３０１はアドレスバス３１２を
用いてメモ！Ｊ３０２およびパリティビットメモリ３０
３にアドレス情報を出力する。このアドレス情報はメモ
リ３０２、パリティピットメモリ３０３に蓄えられた１
つのテタを選択する。メモリ３０２は選択されたデータ
をデータバス３１０を介してマイクロプロセッサ３０］
およびパリティ制御回路３０４に送る。

方パリティヒ“ットメモリ３０３は選択されたパリティ
ビットをパリティ制御回路に送る。この時点てマイクロ
フロセッサに送られたデータが有効か否かをパリティ制
御回路３０４は判定しその結果なデータ有効指示線３１
５を介してマイクロプロセッサ３０１へ送る。

この様な手順でデータを送るとき、マイクロフロセッサ
３０１は送られてきたデータが有効であるか否かは、デ
ータを読み出した後、パリティ制御回路でシンドローム
の計算を行なった後てないと判定できない。その場合の
タイミングチャートを第５図に示す。第５図に示すよう
に、マイクロフロセッサからみたアクセスタイムは、メ
モリのアクセス時間の他にシンドローム計算時間を必要
とする。このため、従来のパイティヒツトを付加したシ
ステムでは、パイティヒツトを付加しないシステムに比
較して、アクセスタイムが増加しただけの性能低下を招
いてしまう。

また、データを先に送り、データ有効指示信号を後から
送る方式を用いてアクセスタイムをメモリのアクセス時
間と同しにする方式もあるが、この時マイクロプロセッ
サに通知する手段は割り込み等命令の切れ口て受け付け
るものに限られる。

〔発明が解決しようとする課題〕

上述した従来のパリティ制御回路をマイクロフロセッ→
ノーの外部に付ける方式ではメモリの実質的なアクセス
時間が伸ひ、性能ダウンを招くという一 欠点を有している。

またデータの有効性を割り込み等で後から通知する方式
では、データまたは命令が間違って送られたとき、マイ
クロプロセッサが間違いを知るタイミンクがずれ、間違
ったデータをもとに命令の実行またはデータの処理を行
うか、既に蓄えられた有効なデータを含めてすべてをク
リアする以外になく大幅な性能ダウンが発生するという
欠点を有していた。

〔課題を解決するための手段〕

本発明はデータ処理対象の命令またはデータと前記命令
または前記データに付加する冗長情報を記憶した外部メ
モリまたは外部生成手段に接続されたマイクロフロセッ
サにおいて、前記外部メモリより命令またはデータを受
け取り保持するテタ保持回路と、前記命令またはデータ
に付加されている冗長データを前記マイクロプロセッサ
外部より受け取り保持する冗長データ保持回路と、前記
データ保持回路より送られてきた転送データを記憶しか
つ前記転送データ毎に有効性を示す有効ビットが付加さ
れいるキャッシュメモリと、前記テーク保持回路と前記
冗長テーク保持回路のデータを用いてシンドロームを計
算する冗長情報計算回路とを具備し、前記冗長情報計算
回路の計算結果によって前記有効ビットを有効にするか
否かを決定することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例のマイクロプロセッサを使
用したシステム構成例である。

］０１は本発明を実施したマイクロフロセッサ、］０２
は命令またはテークを記憶するメモリ、１、０３はパリ
ティヒツトを記憶するパリティヒツトメモリ、１１０は
命令またはテークな転送するテークバス、１１１はメモ
リ１０２やパリティビットメモリの記憶されている番地
を指定するアドレスバス、１１２はパリティビット情報
をマイクロフロセッサ１０１とパリティヒントメモリ］
、　０３との間で転送するためのパリティビットバス、
１１３はリード／ライトや制御タイミンクを示す制御信
号線群である。

第２図は、本発明を用いたマイクロフロセッサの一実施
例である。

１０１は、第１図で示したマイクロフロセッサ、２１０
は、テーク処理またはオペランドのアドレスなどを計算
する実行部、２１１は命令コードやデータの一部を記憶
するキャッシュメモリ、２１２は内Ｎデータバスのデー
タのためのパリティビットの生成やチエツクなおこなう
パリティ制御回路、２１３はパ９ティ情報を保持するた
めのパリティラッチ、２１４は内部テークバス２３１と
外部テークバスを結ぶためのテークラッチ、２１５は内
部アドレスバスの情報を外部アドレスバスへ出力するた
めのアドレスラッチ、２２０はキャッシュメモ！Ｊ２１
１内の１つのデータを選択するためのアドレスコータ、
２２１はデータを記憶するためのテーク記憶部、２２２
はアドレスコータ２２０によって選択されたテーク記憶
部２２１の１つに記憶されているデータが有効であるか
を否かを示すデータな記憶する有効ビット部、２２３は
有効ビット部の各ヒツトを有効にするか否かを決定する
有効ヒツト制御回路、２３０は実行部２］０から出力さ
れる内部アドレスバス、２３１はテークラッチ２１４と
キャッシュメモリ２１１の間を結ぶ内部データバス、２
３２はパリティ制御回路２１２とパリティラッチ２］３
の間を結ぶ内部パリティバス、２３３はパリティ制御回
路で計算された結果を有効ビット制御回路に送るパリテ
ィ結果信号線、２３４は実行部、パリティ制御回路やキ
ャッシュメモリとの間に相互にやり取りする内部制御信
号線群、２３５はキャッシュメモリ２１１と実行部２１
０とあいたの実行テークバスである。

次に第１図、第２図を用いて動作を説明する。

また、この動作のタイミンクチャートを第３図に示す。

ます、実行部２１０は命令を読み出すために内部アドレ
スバス２３０を使用してアドレス情報を出力する。この
時点でキャッシュメモリ２１１に対応する命令が存在す
るかチエツクされる。

キャッシュメモリ２１１は入力されたアドレス情報をデ
コーダ２２０でテコードしデータ記憶部２２１および有
効ビット２２２の１つを選択する。

この時点で選択された有効ビット２２２０１つがアクテ
ィブならばデータ記憶部２２１のテークを実行バス２３
５を使用して実行部２１０に送る。

もしこの時点で有効ビットがインアクティブならば、外
部メモリ１０２に命令を参照にいく。以下有効ヒツトが
インアクティブのときの動作を示す。

アドレスラッチ２１５は、内部アドレスバス２３０のア
ドレスをラッチしその結果を外部アドレスバス１１１に
出力する。この時点で外部制御信号群１１２は、メモリ
のり一部であることと読み出しのタイミング情報を出力
する。この時点で、第１図で示したテークメモリ１０２
およびパリティメモリ１０３は命令およびその命令に対
応するパリティビットを各々外部データバス１１１よび
パリティバス１１２に出力する。マイクロフロセッサ１
０１はこの時点でこれらをデータラッ〜１０ チ２１４およびパリティラッチ２１３に保持する。

保持されたデータはキャッシュメモリ２１１のテーク保
持部２２１とパリティ制御回路２１２に送られる。デー
タ保持部２２１ではそのデータを保持する。一方パリテ
ィ制御回路２１２では送られたデータとパリティラッチ
２１３から内部パリティバス２３２を介して送られてく
るパリティ情報とからシンドロームを計算し、送られて
きたデータが正しいか判定する。この結果はパリティ結
果信号線２３３を介して有効ビット制御回路２２３に送
られる。有効ビット制御回路は、送られてきたデータが
正しい場合は対応する有効ヒツト２２２の１つをアクテ
ィブとする。その結果有効なテークがキャッシュメモリ
２１１に記憶され、実行バス２３５を通して実行部２１
０に送られる。

一方外部より送られてきたデータが無効と判定された場
合は有効ビット制御回路２２３はキャッシュメモリの対
応する有効ビットの１つなアクティブとはしない。その
結果は実行部２１０へ・制御信号線２３４を介してへも
通知され、再度ハスサイクルを起動することによってテ
ークの再取り込みを行なうか、または命令処理を中断す
る等の処理を行なう。

以上の実施例ではデータバスにｌビットのパリティビッ
トを付加した例を説明したが、テークハスを複数に分割
し、分割された各々にパリティビットを付加したり、パ
リティヒツト以外の冗長制御ビット列を付加した場合で
も同様な制御が可能であることは明白である。

〔発明の効果〕

以上説明したように、本発明ではキャッシュメモリを内
蔵したマイクロプロセッサにおいて、命令やテークの転
送中にノイズ等によって間違ったテークが送られてきた
り、メモリのンフトエラによってメモリの内容が壊れて
いるばあいに間違ったテークを記憶しなくてすむ。その
結果マイクロフロセッサの誤動作を防止できる一方誤っ
たテークが送られてきたとき送られてきたテークたけを
無効化てきキャッシュメモリの全体を無効化しなくて済
み性能の落込みを最小限にすることができる効果がある
。

また、第３図に示すように、内部キャッシュへの命令ま
たはデータの書き込み時間と平行してシンドローム計算
を行なうため、シンドローム計算時間が見かけ上なくな
り、通常のアクセスにおいてもアクセスタイムを増やさ
すにメモリなアクセスできるため、性能を向上させる効
果がある。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサを使用したシステ
ムの構成例、第２図は本発明を実施したマイクロフロセ
ッサの実施例、第３図は本発明を実施したマイクロプロ
セッサの動作な示すタイミングチャート、第４図は従来
のマイクロフロセッサを使用したときの実施例、第５図
は従来例のタイミンクチャートである。以下に図面内部
の重要な部分について示す。 １０１・・　マイクロフロセッサ、］、　０２−−メモ
ＩＪ、１０３　　パリティヒツトメモリ、２１．０実行
部、２１］・・　キャッシュメモリ、２１２３ ・−・ハリティ制御回路、２］３・・・・・パリティラ
ッチ、２１４・・・・・・テークラッチ、２１５・　・
アドレスラッチ、２２２・・・・有効ビット部、２２３
・・・・有効ビット制御回路、３０１・・・　マイクロ
プロセッサ、３０２・・・メモリ、３０３・　・パリテ
ィメモリ、３０４　・・パリティ制御回路。

Claims (1)

【特許請求の範囲】
1. データ処理対象の命令またはデータと前記命令または前
   記データに付加する冗長情報を提供する外部メモリまた
   は外部生成手段に接続されたマイクロプロセッサにおい
   て、前記外部メモリより命令またはデータを受け取り保
   持するデータ保持回路と、前記命令またはデータに付加
   されている冗長データを前記マイクロプロセッサ外部よ
   り受け取り保持する冗長データ保持回路と、前記データ
   保持回路より送られてきた転送データを記憶しかつ前記
   転送データ毎に有効性を示す有効ビットが付加されいる
   キャッシュメモリと、前記データ保持回路と前記冗長デ
   ータ保持回路のデータを用いてシンドロームを計算する
   冗長情報計算回路とを具備し、前記冗長情報計算回路の
   計算結果によって前記有効ビットを有効にするか否かを
   決定することを特徴とするキャッシュメモリ内蔵マイク
   ロプロセッサ。