JPS63266541A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関する。

〔従来の技術〕

電子計算機における故障の検出に関してはパリティチェ
ック、二重化チェック、訂正符号等の方式が採用されて
きた。これらの故障検出方式は、データに対する演算お
よび転送処理系を対象としている。一方、制御回路の故
障は、データへの誤演算となって結果的にパリティエラ
ーを生ずるか、制御シーケンスがストールするかまたは
演算結果が不正となるという形で表われる。バイブライ
ン処理方式を採用したデータ処理装置においては、処理
ユニットが分割されており、バイブラインの乱れを緩衝
するための待合せスタック機構が、オペランドの先取り
を行なう命令制御ユニットと供給されたオペランドを演
算する演算制御ユニットの間に設けられていた。一方、
キュッシュメモリを内蔵して、主記憶装置へのアクセス
を司どる記憶制御ユニットにおいては制御回路の故障が
リプライの過不足、順序不正の形であられれる確率が大
きい。

〔発明が解決しようとする問題点〕

上述した待合せスタック機構に内蔵された記憶制御ユニ
ットからの読出データをスタックするデータバッファは
、リプライとりブライコードに同期して送られた読出デ
ータをリプライコード内のデータバッファエントリ指定
番号に指示するエントリにロードしている。

上述した従来のデータ処理装置は、データバッファへの
ロード動作がデータバッファエントリ指定番号にのみ依
るため、前述の制御回路の故障によってリプライが乱れ
た場合、無条件に誤ったデータを書込むという欠点があ
り、また、リプライ自体の過不足および到来順序の正当
性を検証する機能が無いため、前述の制御回路の故障を
生じると不正なデータを演算回路へ供給してしまい、最
終的に演算結果データの不正に至るという欠点がある。

〔問題点を解決するための手段〕

本発明のデータ処理装置は、 識別コードを含むリクエストコードを付加したリクエス
トを送出するとともに、該識別コードをリプライ予告コ
ードとして送出する送信ユニットと、 該リクエストコードが指定する処理を追越制御にて実行
したことを表示する表示ビットと該リクエストコードに
付加された識別コードを含むリプライコードを送出する
中間ユニットと、前記リプライ予告コードを順次格納し
前記リプライの到来に応じて該格納されたリプライ予告
コードをファースト・イン・ファースト・アウトのアル
ゴリズムで出力するバッファ手段と、前記リプライの到
来時に該バッファ手段より出力されるリプライ予告コー
ドと前記リプライコードを比較し、不一致を検出した場
合に誤り検出信号を生成する信号生成回路と、前記表示
ビットが追越制御実行を示すリプライに応答して、該リ
プライの到来時点で前記バッファ手段に格納されている
すべてのリプライ予告コードに対する前記信号生成回路
における誤り検出信号の生成を抑止する抑止回路とを含
む受信ユニットとを有している。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のデータ処理装置の一実施例でエラー検
出装置とその周辺の関連装置のブロック図である。

命令制御ユニット１は命令を記憶制御ユニット２から読
出し、必要ならばアドレス計算により仮想アドレスを求
めてオペランドを記憶制御ユニット２から読出すととも
に、命令コード、その他の制御情報を解読して演算制御
ユニット３に転送する。記憶制御ユニット２は要求され
たデータのバッファ記憶または主記憶装置への書込みま
たは読出しを行なう。演算制御ユニット３は命令制御ユ
ニット１から送られた制御情報に従って演算を行ない、
各種レジスタやステータスまたは記憶装置の更新を行な
う。

命令制御ユニット１において、命令レジスタ１０のビッ
ト８−１１はベース・アドレスとして使用するベース・
レジスタ１１の番号を指定するベース・フィルドである
。ベース・フィルドで指定されたベース・レジスタ１１
の内容は、ベース・アドレスとしてアドレス加算器１３
へ送られる。命令レジスタｌＯのビット１２−１５はイ
ンデックスアドレスとして使用するインデックス・レジ
スタ１２の番号を指定するインデックス・フィールドで
ある。インデックスとして指定したインデックス・レジ
スタ１２の内容はインデックス・アドレスとしてアドレ
ス加算器１３へ送られる。命令レジスタｌＯのビット１
６−３１はディスプレースメント・アドレスを指定し、
アドレス加算器１３に送られる。アドレス加算器１３は
上述のようにして生成されたインデックス・アドレスと
ベース・アドレスとディスプレーメント・アドレスとを
加算して仮想アドレスを計算する３人力加算器である。

アドレス加算器１３の出力はオペランドを読出す必要が
ある命令においては、記憶制御ユニット２内の仮想アド
レスレジスタ２１に転送される。命令レジスタ１０のビ
ット〇−７は命令コードであって、デコーダ１４に送ら
れる。デコーダ１４は命令コードを解読し、必要な場合
には、記憶制御ユニット２へ読出リクエストを出力する
。また、デコーダ１４は演算制御ユニット３に対する制
御情報を生成し、制御情報スタック１５へ転送する。制
御情報スタック１５はデコーダ１４で解読した命令を演
算制御ユニット３で実行するまで待機させておくレジス
タファイルである。

記憶制御ユニット２において、仮想アドレスレジスタ２
１にセットされた仮想アドレスによってアドレス変換バ
ッファ２２が参照され、対応する実アドレスが読出され
る。この実アドレスと仮想アドレスレジスタ１３の下位
アドレスによりアドレス・アレイ２３が参照され、要求
するオペランドがバッファメモリ２４に登録されている
か否かがチェックされる。オペランドがバッファメモリ
２４に登録されていればオペランドが読出され、データ
バッファ３１に転送される。オペランドがバッファメモ
リ２４に登録されていなければ、メモリアクセス制御回
路２５が主メモリからデータを読出しバッファメモリ２
４へ書込む。制御回路２６はリクエストに従って記憶制
御ユニット２の内部の各ブロックを制御する。特にオペ
ランド読出リクエストであれば、対応するリクエストコ
ードの一部をリプライコードとして読出データと共に演
算制御ユニット３へ出力する。演算制御ユニット３にお
いて、ＡＬＵ３４の２つのオペランドとしてデータバッ
ファ３１の出力または汎用レジスタ群３５の出力を切替
回路３２または切替回路３３によって選択して入力する
。切替回路３２．３３は制御情報スタック１５からの制
御出力の異なるフィールドにより制御される。また、汎
用レジスタ３５は、同時に２つのレジスタのデータを出
力できる。さらに、データバッファ３１も同時に異なる
エントリを読出すので、下記の動作が可能である、 ■レジスタ出力子データバッファ　（Ｍ）■レジスタＡ
　＋レジスタＢ ■データバッファ　（Ｍ）＋データバッファ　（Ｎ）こ
こで、Ｍ、ＮはエントリＮｏ。

ＡＬＵ３４の演算結果は汎用レジスタ３５へ転送される
。演算制御ユニット３における演算操作は、制御情報ス
タック１５内で待機中の命令に対するオペランドがデー
タバッファ３１に登録済みであれば実行を開始する。こ
の際、制御情報スタック１５から出力される制御情報が
ＡＬＵ３４、汎用レジスタ３５、切替回路３２、切替回
路３３を、ＡＬＵ３４に対して加算・減算などの演算モ
ードを、汎用レジスタ３５に対して読出／書込アドレス
の選択と書込を、切替回路３２、切替回路３３に対して
個別（独立）に入力データを選択して出力するように切
替モードを制御する。制御回路３６は、デコーダ１４か
らの制御情報と記憶制御ユニット２内の制御回路２６か
ら出力されるリプライコードを受けて、実行開始か否か
を判定する。

第２図は第１図における記憶制御ユニット２に対するリ
クエストコードとリプライ予告コードとりプライコード
の関係を図示している。リクエストコード４３はコマン
ドフィールド４１とリクエスト識別フィールド４２から
構成されている。リクエストコード４３は、この形式で
デコーダ１４から制御回路２６へ送られる。制御回路２
６は受信したリクエストコードのリクエスト識別フィー
ルド４２を抽出し、保持する。また、制御回路２６は記
憶制御ユニット２内でリクエストの追越制御、即ちアド
レスアレイ２３の登録状況等によって、後発のリクエス
トに対するリプライが先発するリクエストに対するリプ
ライより先行して演算制御ユニット３へ出力されるとい
う制御が実行されたことを検出する。制御回路２６は演
算制御ユニット３にリプライ信号に同期して、対応する
リクエストのリクエスト識別フィールド４６と追込制御
表示フィールド４７とから構成されるリプライコード４
５を転送する。

デコーダ１４は記憶制御ユニット２に対するリクエスト
を送出するとともに、このリクエストと同じリクエスト
識別フィールド４２で構成されるリプライ予告コード４
４を転送する。なお、本実施例においてリプライ識別フ
ィールドの符号はデータバッファ３１のエントリアドレ
スと一致している。

第３図は制御情報スタック１５およびデータバッファ３
１のエントリ数が４の場合の制御回路３６の一実施例の
詳細なブロック図である。第１図のデコーダ１４より送
られたリプライ予告コードは入力端子１０２より人力し
、リプライ予告信号が入力端子１０１より到来している
場合、デコーダ５２の出力をイネーブルにしてリプライ
予告コード（ｉとする）の指定する待機状態表示ＦＦ群
５１の１ビツトをセットする。制御回路２６より転送さ
れたりブライコードのリクエスト識別フィールド（ｊと
する）は入力端子１０４より人力し、入力端子１０３よ
り人力したリプライタイミングにおいてデコーダ５４の
出力をイネーブルにして、リクエスト識別フィールド値
ｊの指定するリプライ受信表示ＦＦ群５３の１ビツトを
セットする。処理開始信号生成回路５７は待機状態表示
ＦＦ群５１の出力と、リプライ受信表示ＦＦ群５３の出
力と、デコーダ５６によりスタック読出カウンタ５５を
デコードした出力とを対応する出力毎にＡＮＤ論理をと
って、その出力をスタックリセット信号１１１、１１２
　１１３　１１４として出力する。さらに、処理開始信
号生成回路５７はこれらのスタックリセット信号１１１
〜１１４のＯＲ論理をとってその出力を処理開始信号１
１０として出力する。この出力信号１１０は、下記の処
理開始条件を表示している。

処理開始条件：（ＷｉΔＲｉ）Δ（ｉ−ｊ−ｎ　）　＝
　１ここで、ロースタツク読出カウンタ５５の値Ｗｉ：
待機状態表示ＦＦ群５１の第ｉエントリの値 Ｒｊ：リプライ受信表示ＦＦ群５３の 第ｊエントリの値 この処理開始条件が成立したことによってスタック読出
カウンタ５５の指定する命令の待機状態を終了する。こ
れを反映して、処理開始信号１１０によってスタック読
出カウンタ５５を＋１する。また、処理開始信号生成回
路５７のスタックリセット信号１１１，１１２，１１３
，１１４は待機状態表示ＦＦ群５１とリプライ受信表示
ＦＦ群５２内の処理開始されたＦＦをリセットする。Ｒ
Ｐスタック５９は入力端子１０２から送られるリプライ
予告コードを先入先出のの順でスタックするいわゆるＦ
ｉｒｓｔ−ｉｎ−Ｆｉｒｓｔ−ｏｕ　を型のスタックで
あってリプライ予告の毎にリプライ予告コードを登録し
、リプライの毎に最も早く登録されたリプライ予告コー
ドを出力する。

その出力は比較器６３において入力端子１０４より転送
されたりブライコードのリクエスト識別フィールドの値
と一致がチェックされる。ＲＰカウンタ６０はＲＰスタ
ック５９の有効エントリ数を表示するものであって、リ
プライ予告信号によって値を＋１、リプライ信号によっ
て値を−１、両方が同時に到来した場合は値を保持する
。アンドゲート６４が、入力端子１０５から人力するり
ブライコードの追込制御フィールドが１のリプライの到
来を示す場合、ＲＰカウンタ６０の内容はマスクカウン
タ６１へ転送される。マスクカウンタ６１はその出力を
ゼロ検出回路６５にて参照され処理開始信号＋１０が到
来する毎に保持する値を−１し、ゼロ検出回路６５の出
力がゼロを検出すると一１更新を停止する。第１の誤り
検出回路６２はリプライの到着順序の正当性をチェック
するものであって、到着順序が不正であるとエラー信号
を出力する。本実施例のバッファメモリ２４ではリクエ
ストの追越制御を実施している。このため、要求される
データがバッファメモリ２４上にある場合にはリプライ
の到着順序はリプライ予告の到着順序に等しいが、要求
されたデータがバッファメモリ２４上になく、かつその
リクエストに後続するリクエストが要求するデータがバ
ッファメモリ２４上にある場合、リプライの到着順序は
リプライ予告の順序とは異なり、後続するリクエストに
対するリプライが先に到着する。第３図においてアンド
ゲート６４が追越制御を行なったリプライの到着を検出
すると、以下のようにしてリプライ到着順序の乱れる期
間を決定して到着順序のチェックを抑止する。まず、追
込制御を行なったリプライによってＲＰカウンタ６０の
保持する（ＲＰスタックの有効エントリ数）−１の値を
マスクカウンタ６１にセットする。

この時点でマスクカウンタ６１は上記のリプライが追越
す可能性のある最大値を保持する。以後、リプライが到
着する毎にマスクカウンタ６１は保持する値を１づつ減
する。マスクカウンタ６１がゼロに復旧した時点で追越
されたリプライはデータバッファ３１からなくなってい
る。第１の誤り検出回路６２は上述の追越制御に依るリ
プライ到達の乱れる期間を除いたチェックを下式で実現
している。

（エラー）＝（ＲＰスタック５９の出力＝リプライの識
別フィールド） Δ（ゼロ検出回路６５のゼロ検出）＊ Δ（アンドゲート６４の出力＝Ｏ）＊ Δリプライ この式の　を付けた第２項と第３項が追越制御に伴うチ
ェック不能期間を抑止する論理項である。したがって、
追越制御を採用しないデータ処理装置においてはこの２
項を削除できる。

次に、第２の誤り検出回路５８は応答済のリプライ予告
およびリプライエントリに対するリプライ予告およびリ
プライの重なり、もしくはリプライ予告なしのエントリ
に対するリプライ応答を検出するものである。

第４図は第２の誤り検出回路５８の１工ントリ分のチェ
ック回路を示すブロック図である。デコーダ８０は、リ
プライコードのリクエスト識別フィールド４６をデコー
ドし、指定されたエントリに対する選択信号を出力する
。デコーダ８１はリプライ予告コード４４をデコードし
、指定されたエントリに対する選択信号を出力する。ア
ンドゲート８２はリプライ信号が到来したタイミングに
おいてデコーダ８０の選択する待機状態表示ＦＦ群５１
の１エントリＷｉが”０”である、即ちリプライ予告を
未だ受信していないエントリに対する誤ったリプライを
受信したことを検出する。アンドゲート８３はリプライ
信号が到来したタイミングにおいてデコーダ８０の選択
するリプライ受信表示ＦＦ群５２の１エントリＲｉが１
ｌｔｌ＋である、即ちリプライ受信済のエントリに対し
て、これを重ね書きするような誤らたリプライを受信し
たことを検出する。アンドゲート８４は、リプライ予告
が到来したタイミングにおいてデコーダ８Ｉの選択する
待機状態表示ＦＦ群５１の１エントリＷｉが”１”であ
る、即ちリプライ予告受信済のエントリに対して、これ
を重ね書きするような誤ったリプライを受信したことを
検出する。アンドゲート８５はリプライ予告が到来した
タイミングにおいてデコーダ８１の選択するリプライ受
信表７１ＣＦ　Ｆ群５２の１エントリＲｉが”ｌ”であ
る、即ちリプライ受信済のエントリに対しての新たなリ
プライ予告を受信したことを検出する。

オアゲート８６はアントゲ−）　８２，８３，８４．８
５の出力の論理和をとり、エラー検出信号を作成する。

以上、エントリｉについて述べた構成を同様に他のエン
トリに対しても実施し、その出力の論理和をとることに
よって、全エントリに対する誤り検出を実現できる。

なお、第１の誤り検出回路６２および第２の誤り検出回
路５８の誤り検出出力は診断制御回路（不図示）へ転送
されるが、これらは本発明に直接関係ないので説明を省
略する。

〔発明の効果〕

以上説明したように本発明は、リプライ予告とリプライ
の到着順序関係をチェックする回路を設けることにより
、記憶制御ユニット内の制御回路の故障に起因する演算
結果のデータネ正を未然にエラーとして検出できる効果
がある。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の一実施例のブロック
図、第２図はリクエスト／リプライ予告／リプライコー
ドの説明図、第３図は制御回路３６の詳細図、第４図は
第２の誤り検出回路５８の詳細図である。 ｉ　−−−−−−命令制御ユニット、 ２−−−−−−記憶制御ユニット、 ３−−−−−−演算制御ユニット、 １０−−−−−−命令レジスタ、 １１−、−・・ベース・レジスタ １２−−−−−・インデックス・レジスタ、１３・・・
・・・アドレス加算器、 １４・・・・・・デコーダ、 １５・・・・・・制御情報スタック、 ２１−−−−−−仮想アドレスレジスタ、２２−−−−
−−アドレス変換バッファ、２３・・・・・・アドレス
・アレイ、 ２４・・・・・・バッファメモリ ２５・・・・・・メモリアクセス制御回路、２６・・・
・・・制御回路、 ３１−−−−−−データバッファ ３２．３３−・・・・・切替回路、 ３４・・・・−Ａ　Ｌ　Ｕ　。 ３５・・・・・・汎用レジスタ、 ３６・・・・・・制御回路。 第２図

Claims (1)

1. 【特許請求の範囲】 識別コードを含むリクエストコードを付加したリクエス
   トを送出するとともに、該識別コードをリプライ予告コ
   ードとして送出する送信ユニットと、 該リクエストコードが指定する処理を追越制御にて実行
   したことを表示する表示ビットと該リクエストコードに
   付加された識別コードを含むリプライコードを送出する
   中間ユニットと、 前記リプライ予告コードを順次格納し前記リプライの到
   来に応じて該格納されたリプライ予告コードをファース
   ト・イン・ファースト・アウトのアルゴリズムで出力す
   るバッファ手段と、前記リプライの到来時に該バッファ
   手段より出力されるリプライ予告コードと前記リプライ
   コードを比較し、不一致を検出した場合に誤り検出信号
   を生成する信号生成回路と、前記表示ビットが追越制御
   実行を示すリプライに応答して、該リプライの到来時点
   で前記バッファ手段に格納されているすべてのリプライ
   予告コードに対する前記信号生成回路における誤り検出
   信号の生成を抑止する抑止回路とを含む受信ユニットと
   を有するデータ処理装置。