JPS61148543A - メモリアクセスリクエスト処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置のメモリアクセスリクエスト処理
方式に関し、特に演算処理装置から主記憶装置へ送出さ
れるストアリクエスト情報を保持して行うメモリアクセ
スリクエストの処理に関する。

（従来の技術） 演算処理装置から主記憶装置へのストアリクエストを保
持するように構成されたストアバッファを備えた情報処
理装置においては、ストアバッファの内部忙格納された
ストアリクエストが後続の演算処理装置から送出される
リードリクエストに反映されなければならない。このた
め、ストアバッファの内部に格納されたストアリクエス
トのアドレスと、上記リードリクエストのアドレスとの
間で一致が検出された場合には、ストアリクエストを処
理した後に、リードリフ蔓ストを処理する必要がある。

さらに上記構成に加えて、主記憶装置の記憶内容の写し
をブロック単位で保持するように構成したバッファメモ
リを備えた構成において、リードリクエストのアドレス
を含むブロックが上記バッファメモリ上に存在しない場
合にはリードリクエストによシ主記憶装置から所望のデ
ータを含むブロックを読出し、バッファメモリに格納す
るには上記ブロックに対してストアバッファの内部のス
トアリクエストを反映しなければならない。

このため、リードリクエストのブロックアドレスとスト
アバッファの内部のストアリクエストのブロックアドレ
スとの間で一致を検出する必要がある。

従来、この種の情報処理装置ではリードリクエストトス
トアバツファの内部に格納され大ストアリクエストのブ
ロックアドレスとの間で一致を検出し、一致が検出され
たならばストアバッファの内部の一致したストアリクエ
ストによってバッファメモリヘデータを書込み、ストア
リクエストを主記憶装置へ送出した後、改めてリードリ
クエストの処理を行っていた。

（発明が解決しようとする問題点） しかしながら、上記従来技術によれば待ち時間が不必要
な時にもリードリクエストの処理が待たされることにな
シ、特に連続したアドレスに対して順番にリードリクエ
ストとストアリクエストとを処理してゆく場合に性能の
低下を招くと云う問題点があった。

本発明の目的は、演算処理装置から送出されたリードリ
クエストのアドレスを含むブロックがバッファメモリ上
に存在する場合に、リードリクエストのアドレスとスト
アバッファの内部のストアリクエストめアドレスとが共
に同二のブロックの内部にあってもアドレスが異なって
いればリードリクエスト処理を実行してバッファメモリ
からデー夛を読み、演算処理装置に上記データを送出す
ることによって上記欠点を除去し、リードリクエスト処
理の待ちを極力抑え、不必要な性能の低下をなくすこと
ができるように構成したメモリアクセスリクエスト処理
方式を提供することにある。゛ （問題点を解決するための手段） 本発明によるメモリアクセスリクエスト処理方式は演算
処理装置と、主記憶装置と、主記憶装置の記憶内容の写
しをブロック単位で保持するためのバッファメモリと、
演算処理装置から主記憶装置へ送出されたストアリクエ
ストを保持するためのストアバッファと、アドレスおよ
びブロックの一致検出手段と、制御手段とを具・備して
構成したものである。

一致検出手段は、演算処理装置から送出されたリードリ
クエストの対象とする記憶位置および上記記憶位置を含
むブロックと、ストアバッファの内部のストアリクエス
トの対象とする記憶位ｆｔおよび上記記憶位置を含むブ
ロックとの一致を検出するためのものである。

゛制御手段は、リードリクエストの対象とする記憶位置
がバッファメモリ上に存在していて、一致検出手段によ
シアドレスの一致が検出され九場合には、一致し九スト
アリクエストのストアデータをバッファメモリに書込み
、ストアリクエストを主記憶装置へ送出した後にリード
リクエストの処理を実行するように制御する。いっぽう
、リードリクエストの対象とする記憶位置がバッファメ
モリ上に存在しなく、一致検出手段によりブロックの一
致が検出された場合には、一致したストアリクエストを
主記憶装置に送出した後にリードリクエストの処理を実
行するように制御する。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるメモリアクセスリクエスト処理
方式を実現する一実施例の構成を示すブロック図である
。第１図において、１は演算処理装置、２は主記憶装置
、３はストアバッファ、４はバッファメモリ、５は一致
検出回路、６は第１の選択器、７．８はそれぞれ第１お
よび第２のアドレスレジスタ、９はストアデータレジス
タ、１０は第２の選択器、１１は第３の選択器、１２は
制御回路である。ストアバッファ３はストアバッファア
ドレス部３１とストアバッファデータ部３２とから成立
ち、バッファメモリ４はアドレスアレイ４１と、データ
アレイ４２と、比較器４３と、選択器４４と、書込みレ
ジスタ４５とから成立つ。

第２図は、第１図のストアバッファ３のストアバッファ
アドレス部３１と、ブロックおよびアドレスの一致検出
回路５とを詳細に示したブロック図である。第２図にお
いて、ストアバッファアドレス部３１は４ワードより成
る構成を採用してワードレジスタ３１０〜３１３によっ
て構成され、び出し／書込みワードの指定はそれぞれリ
ードカウンタ３１５およびライトカウンタ３１６によっ
て行われる。いっぽう、ブロックおよびアドレスの一致
検出回路５は各ワードに対してアドレスビット０−２５
に接続され念比較器５０１゜５１１　、５２１　、５３
１と、アドレスビット２６−２８に接続された比較器５
０２　、５１２　、５２２　、５３２と、ＡＮＤゲー）
　５０３　、５１３　、５２３　、５３３とによって構
成されている。比較器５０１．５１１　、５２１　。

５３１の出力はそれぞれ各ワードブロックの一致に使用
され、ＡＮＤゲー）　５０３　、５１３．５２３　。

５３３の出力はそれぞれ各ワードアドレスの一致に使用
されている。

次に、第１図および第２図に従って本発明の動作につい
て説明する。

まず、演算処理装置１からストアリクエストが送出され
た場合には、このストアリクエストのアドレスは選択器
６を通ってアドレスレジスタ７に入力され、さらにスト
アバッファアドレス部３１のライトカウンタ３１６によ
って示されたワードレジスタ３１０〜３１３のうちのひ
とつに入力される。いっぽう、ストアデータは演算処理
装置１からストアデータレジスタ９に入力され、さらに
ストアバッファデータ部３２に入力される。

ストアバッファ３の掃出し、すなわちストアバッファ３
の内部からストアリクエストを主記憶装置２へ送出する
動作、およびバッファメモリ４へ書込む動作は通常の動
作モードで行われ、このモードではストアバッファ３ヘ
アドレスが登録されると共にデータが登録され、第２の
選択器１０とアドレスレジスタ７とが使用可能である時
に限って実行される。

次に、演算処理装置１からリードリクエストが送出され
た場合にリードリクエストのアドレスは第１の選択器６
ｔ−通ってアドレスレジスタ７に入力される。アドレス
レジスタ７の出力によってストアバッファアドレス部３
１に同一プロツクあるいは同一アドレスのストアリクエ
ストが存在するか否かをブロックおよびアドレスの一致
検出回路５で調べ、上記条件が両方共不一致であるなら
ばリードリクエスト処理が行われる。ここで、リードリ
クエスト処理とは、アドレスレジスタ７の出力によって
バッファメモリ４のアドレスアレイ４１を索引した時に
比較器４３によって一致情報が検出された場合には、ア
ドレスレジスタフのリードアドレスに対応するデータが
データアレイ４２から第３の選択器を通して演算処理装
置１へ送出される。いっぽう、上記−数情報が検出され
危い場合には、アドレスレジスタ７からリードアドレス
が比較器ｌＯを通して主記憶装置２へ送出され、主記憶
装置２からリードアドレスに対応するデータが第５の選
択器１１を通して演算処理装置１へ送出され、さらに、
このデータが選択器４４を通って書込みレジスタ４５に
入力され、アドレスレジスタ７のり−ドアドレスによっ
て指示されるワードに書込　　　　　゛まれる。この時
、同時にアドレスアレイ４１にもアドレスレジスタ７の
内容が金銭される。

次に、ブロックの一致、またはアドレスの一致が検出さ
れた場合の動作について説明する。

アドレスの一致が検出された場合には、アドレスレジス
タ８のリードアドレスはそのまま保持され、ストアバッ
ファ３の掃出し動作が行われる。ストアバッファ３の掃
出し動作が終了すると、アドレスレジスタ８のリードア
ドレスはアドレスレジスタ７に戻され、リードリクエス
ト処理が行われる。いっぽう、ブロック（７）　−ａカ
検出されてアドレスの一致が検出されない場合には、同
時に一致情報が検出されないとアドレスレジスタ８のリ
ードアドレスが保持され、ストアバッファ３の掃出しを
行う。掃出しが終了すると、アドレスレジスタ８のリー
ドアドレスをアドレスレジスタ７に戻してリードリクエ
スト処理が実行される。この場合、同時に一致情報が検
出されたならば、そのままリードリクエスト処理が実行
される。

（発明の効果） 本発明には以上説明したように、ストアバッファの内部
のストアリクエストを後続するリードリクエストに反映
させることができるように後続のリードリクエストを待
たせ、上記ストアリクエストの処理を実行する機会を必
要な時に限って与えるように構成することＫより、処理
性能の低下を防ぐことができると云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるメモリアクセスリクエスト処理
方式を実現するための一実施例を示すブロック図である
。 第２図は、第１図に示すストアバッファアドレス部と、
ブロックおよびアドレスの一致検出回路とを詳細に示す
ブロック図である。 １・・・演算処理装置　　　２・・・主記憶装置３・・
・ストアバッファ　　４・・・バッファメモリ５・・・
−数構出回路 ６　、１０，１１，４４．３１４・・・選択器７．８・
・・アドレスレジスタ ９・・・ストアデータレジスタ １２・・・制御回路 ３１・・・ストアバッファアドレス部 ３２・・・ストアバッファデータ部 ４１・・・アドレスアレイ　　４２・・・データアレイ
４３、５０１．５０２，５１１　、５１２，５２１　、
５２２．５３１゜５３２・・・比較器 ５０３　、５１３　、５２３．５３３・・・ＡＮＤゲー
ト４５・・・書込みレジスタ ３１０〜３１３・・・ワードレジスタ ３１５・・・リードカウンタ ３１６・・・ライトカウンタ

Claims (1)

【特許請求の範囲】
1. 演算処理装置と、主記憶装置と、前記主記憶装置の記憶
   内容の写しをブロック単位で保持するためのバッファメ
   モリと、前記演算処理装置から前記主記憶装置へ送出さ
   れたストアリクエストを保持するためのストアバッファ
   とを具備し、且つ、前記演算処理装置から送出された前
   記リードリクエストの対象とする記憶位置および前記記
   憶位置を含むブロックと、前記ストアバッファの内部の
   前記ストアリクエストの対象とする記憶位置および前記
   記憶位置を含むブロックとの一致を検出するためのアド
   レスおよびブロックの一致検出手段と、前記リードリク
   エストの対象とする前記記憶位置が前記バッファメモリ
   上に存在していて前記一致検出手段により前記アドレス
   の一致が検出された場合には前記一致したストアリクエ
   ストのストアデータを前記バッファメモリに書込み、前
   記ストアリクエストを前記主記憶装置へ送出した後に前
   記リードリクエストの処理を実行し、前記リードリクエ
   ストの対象とする前記記憶位置が前記バッファメモリ上
   に存在しなく、前記一致検出手段により前記ブロックの
   一致が検出された場合には前記一致したストアリクエス
   トを前記主記憶装置に送出した後に前記リードリクエス
   トの処理を実行することができるように制御するための
   制御手段とを具備して構成したことを特徴とするメモリ
   アクセスリクエスト処理方式。