JPS6269337A - キヤツシユ制御方式 - Google Patents
キヤツシユ制御方式Info
- Publication number
- JPS6269337A JPS6269337A JP60208595A JP20859585A JPS6269337A JP S6269337 A JPS6269337 A JP S6269337A JP 60208595 A JP60208595 A JP 60208595A JP 20859585 A JP20859585 A JP 20859585A JP S6269337 A JPS6269337 A JP S6269337A
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- JP
- Japan
- Prior art keywords
- block
- cache
- request
- transfer
- memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に於けるキャッシュメモリの制御
方式に関し特にキャッシュ一致処理についての制御方式
に関するものである。
方式に関し特にキャッシュ一致処理についての制御方式
に関するものである。
キャッシュメモリの制御とは、主記憶装置に対するメモ
リ読み出し要求でキャッシュメモリヲ索引し、キャッシ
ュメモリにデータがない場合にブロック転送要求を行な
い、他の処理装置からの前記主記憶装置への書き込みが
あった場合、送られてくるキャッシュ一致要求に対しキ
ャッシュメモリに登録されている該当ブロックを無効に
する処理を行なう場合の制御をいう。
リ読み出し要求でキャッシュメモリヲ索引し、キャッシ
ュメモリにデータがない場合にブロック転送要求を行な
い、他の処理装置からの前記主記憶装置への書き込みが
あった場合、送られてくるキャッシュ一致要求に対しキ
ャッシュメモリに登録されている該当ブロックを無効に
する処理を行なう場合の制御をいう。
従来の上記のようなキャッシュ制御合方式では。
キャッシュメモリよジブロック転送要求を受けたときに
主記憶装置との間でブロック転送を制御する機能と、キ
ャッシュ一致要求を受は付けたときにキャッシュメモリ
に対し登録されているブロックを消すためにフラッシュ
要求を制御する機能とは分割されていた。
主記憶装置との間でブロック転送を制御する機能と、キ
ャッシュ一致要求を受は付けたときにキャッシュメモリ
に対し登録されているブロックを消すためにフラッシュ
要求を制御する機能とは分割されていた。
上述した従来のキャッシュ制御方式に於いては。
キャッシュメモリにメモリ読み出し要求のデータがない
場合に該メモリ読み出し要求のアドレスをキャッシュメ
モリに登録し、主記憶装置に対しブロック転送要求を行
ない主記憶装置からのデータを待っているが・この待ち
時間に同一ブロックに対しキャッシュ一致要求を受は付
けるとキャッシュメモリに登録したアドレスが消されて
しまい。
場合に該メモリ読み出し要求のアドレスをキャッシュメ
モリに登録し、主記憶装置に対しブロック転送要求を行
ない主記憶装置からのデータを待っているが・この待ち
時間に同一ブロックに対しキャッシュ一致要求を受は付
けるとキャッシュメモリに登録したアドレスが消されて
しまい。
主記憶装置からブロック転送のデータをキャッシュメモ
リへ書き込んでも該ブロックは使用できないことになる
。従って無効なプロ、りに対するブロック転送のために
キャッシュメモリのサイクル全便うことになるという欠
点がある。
リへ書き込んでも該ブロックは使用できないことになる
。従って無効なプロ、りに対するブロック転送のために
キャッシュメモリのサイクル全便うことになるという欠
点がある。
第２図は、上記ブロック転送のために使用されるキャッ
シュメモリサイクルを説明するためのキャッシュメモリ
周辺のデータレジスタのブロック図である。主記憶デー
タ９はメモリインタフェースレジスタ２１で受け、キャ
ッジ−ライトデータレジスタ２２に格納されてからキャ
ッシュメモリ２３へ書き込みされる。ブロック転送は主
記憶データ９のデータ幅の複数倍のデータ幅のブロック
単位で行なわれることより、１つのブロック転送による
キャッシュメモリ２３への書き込みは前記のデータ幅の
倍数分の回数だけ行なわれることよシ、キャッシュメモ
リのサイクルは該書き込み回数だけ使われてしまう。
シュメモリサイクルを説明するためのキャッシュメモリ
周辺のデータレジスタのブロック図である。主記憶デー
タ９はメモリインタフェースレジスタ２１で受け、キャ
ッジ−ライトデータレジスタ２２に格納されてからキャ
ッシュメモリ２３へ書き込みされる。ブロック転送は主
記憶データ９のデータ幅の複数倍のデータ幅のブロック
単位で行なわれることより、１つのブロック転送による
キャッシュメモリ２３への書き込みは前記のデータ幅の
倍数分の回数だけ行なわれることよシ、キャッシュメモ
リのサイクルは該書き込み回数だけ使われてしまう。
上記において、キャッシュメモリへの書き込みのため使
用されるキャッシュメモリのサイクルは。
用されるキャッシュメモリのサイクルは。
ブロック転送が有効でられば必要なサイクルであるが、
キャッシュ一致要求により無効となったブロックに対す
るブロック転送であれば次のサイクル以外は無駄となる
。すなわち、最初の主記憶データ９をメモリインタフェ
ースレジスタ２１より−１＝レクタ２４ｉ通しキャッシ
ュリードデータレジスタ２５よシ読み出しデータ５とし
て要求元へ返す以外のキャッシュメモリのサイクルは無
駄でちる。
キャッシュ一致要求により無効となったブロックに対す
るブロック転送であれば次のサイクル以外は無駄となる
。すなわち、最初の主記憶データ９をメモリインタフェ
ースレジスタ２１より−１＝レクタ２４ｉ通しキャッシ
ュリードデータレジスタ２５よシ読み出しデータ５とし
て要求元へ返す以外のキャッシュメモリのサイクルは無
駄でちる。
本発明のキャッシュ←−→制御方式は、はじめに述及た
ような構成において、ブロック転送中のブロックアドレ
スとキャッシュ一致要求のブロックアドレスと全比較す
る比較手段と、該比較手段により同一のブロックアドレ
スと判断した場合は。
ような構成において、ブロック転送中のブロックアドレ
スとキャッシュ一致要求のブロックアドレスと全比較す
る比較手段と、該比較手段により同一のブロックアドレ
スと判断した場合は。
ブロック転送要求によるキャッシュメモリへのブロック
転送を読み出し要求されたデータのみの転送へ変える手
段を有していることを特徴とするものである。
転送を読み出し要求されたデータのみの転送へ変える手
段を有していることを特徴とするものである。
（実施例〕
次に本発明につき詳細に説明する。
第１図は本発明の一実施例のブロック図である。
第１図に於いて、キャッシュ部１はキャッシュメモリを
含むブロックでアフ、メモリ読み出し要求４により要求
されたデータがキャッシュメモリにあれば読み出しデー
タ５によりデータを要求元へ返す。要求されたデータが
キャッシュメモリに無ければブロック転送要求６により
メモリアクセス部２を起動する。起動されたメモリアク
セス部２は図示してない主記憶装置に対し主記憶要求８
によジブロック転送を起動し、主記憶装置からのデータ
を主記憶データ９で受は取シ、キャッジー転送データ７
によりキャッシュ部１ヘデータを返す。
含むブロックでアフ、メモリ読み出し要求４により要求
されたデータがキャッシュメモリにあれば読み出しデー
タ５によりデータを要求元へ返す。要求されたデータが
キャッシュメモリに無ければブロック転送要求６により
メモリアクセス部２を起動する。起動されたメモリアク
セス部２は図示してない主記憶装置に対し主記憶要求８
によジブロック転送を起動し、主記憶装置からのデータ
を主記憶データ９で受は取シ、キャッジー転送データ７
によりキャッシュ部１ヘデータを返す。
キャッシュ部ｌはキャッシュ転送データ７のデータ全て
をキャッシュメモリに書き込み、要求されたデータのみ
を読み出しデータ５によりデータを要求元へ返す。前記
キャッシュメモリに書き込む制御はメモリアクセス部２
がブロック転送であることを判断し、キャッシュ部１に
対しキャッシュ書き込み要求１５を行なう。
をキャッシュメモリに書き込み、要求されたデータのみ
を読み出しデータ５によりデータを要求元へ返す。前記
キャッシュメモリに書き込む制御はメモリアクセス部２
がブロック転送であることを判断し、キャッシュ部１に
対しキャッシュ書き込み要求１５を行なう。
フラッシュ部３はキャッシュメモリの構成の１つである
アドレス登録用テーブルの写しであるフラッシュ用アド
レスアレイを含み、キャッシュ一致要求１２′ｆ：受は
付けると該フラッシュ用アドレスアレイ全索引してキャ
ッシュメモリ上に登録されているかと調べ、登録されて
いれば該フラッシュ用アドレスアレイの登録を無効にす
るとともにキャッシュ部ｌに対しフラッシュ要求１１を
送出し、キャッシュメモリの登録を無効にする。該フラ
ッシュ用アドレスアレイへのブロックアドレス登録は、
キャッシュ部１がメモリアクセス部２ヘブロック転送要
求６を送出した時てフラッシュ部３へＦＡＡ登録要求１
０を送出することにより行なわれる。
アドレス登録用テーブルの写しであるフラッシュ用アド
レスアレイを含み、キャッシュ一致要求１２′ｆ：受は
付けると該フラッシュ用アドレスアレイ全索引してキャ
ッシュメモリ上に登録されているかと調べ、登録されて
いれば該フラッシュ用アドレスアレイの登録を無効にす
るとともにキャッシュ部ｌに対しフラッシュ要求１１を
送出し、キャッシュメモリの登録を無効にする。該フラ
ッシュ用アドレスアレイへのブロックアドレス登録は、
キャッシュ部１がメモリアクセス部２ヘブロック転送要
求６を送出した時てフラッシュ部３へＦＡＡ登録要求１
０を送出することにより行なわれる。
フラッシュ部３がキャッシュ一致要求１２を受は付はキ
ャッシュメモリ上に登録されて−る場合キャッシュ部ｌ
に対しフラッジ−要求１１を送出するのと同時にメモリ
アクセス部２にもフラッシュ比較要求１３を送出する。
ャッシュメモリ上に登録されて−る場合キャッシュ部ｌ
に対しフラッジ−要求１１を送出するのと同時にメモリ
アクセス部２にもフラッシュ比較要求１３を送出する。
メモリアクセス部２はブロックアドレスレジスタ１６に
格納しているブロック転送要求中のブロックアドレスと
、フラッシュ比較要求１３として受は取ったキャッシュ
一致要求のブロックアドレスとを比較器１７で比較し、
同一のブロックアドレスと判断した場合てはキャッシュ
書き込み制御部１８へ通知し、キャッシュ書き込み制御
部工８ではブロック転送を止めキャッシュ書き込み要求
１５を出さず、主記憶データ９よシ受は取ったデータの
うち読み出し要求されたデータのみをキャッシュ転送デ
ータ７として送出する。従ってキャッシュ部１は無効に
なったブロックに対するブロック転送を行なわないこと
になる。
格納しているブロック転送要求中のブロックアドレスと
、フラッシュ比較要求１３として受は取ったキャッシュ
一致要求のブロックアドレスとを比較器１７で比較し、
同一のブロックアドレスと判断した場合てはキャッシュ
書き込み制御部１８へ通知し、キャッシュ書き込み制御
部工８ではブロック転送を止めキャッシュ書き込み要求
１５を出さず、主記憶データ９よシ受は取ったデータの
うち読み出し要求されたデータのみをキャッシュ転送デ
ータ７として送出する。従ってキャッシュ部１は無効に
なったブロックに対するブロック転送を行なわないこと
になる。
一方前記比較器１７で同一のブロックアドレスと判断さ
れない場合は通常のブロック転送に全く影響は与えない
。
れない場合は通常のブロック転送に全く影響は与えない
。
以上説明したように本発明は、プロ、り転送要求中のブ
ロックアドレスとキャッシュ一致要求のブロックアドレ
スとを比較する比較手段と、該比較手段により同一のブ
ロックアドレスと判断した場合はブロック転送要求によ
るキャッシュメモリへのブロック転送を読み出し要求さ
れたデータのみの転送へ変える手段とを付加することに
より。
ロックアドレスとキャッシュ一致要求のブロックアドレ
スとを比較する比較手段と、該比較手段により同一のブ
ロックアドレスと判断した場合はブロック転送要求によ
るキャッシュメモリへのブロック転送を読み出し要求さ
れたデータのみの転送へ変える手段とを付加することに
より。
キャッシュ一致要求により無効となったブロックへのブ
ロック転送によるキャッシュメモリの使用が避けること
できる効果がある。
ロック転送によるキャッシュメモリの使用が避けること
できる効果がある。
第１図は本発明の実施例の２０ツク図であ）。
第２図は主記憶装置からのデータがキャッシュメモリへ
書き込み、及び要求元への返送に使用される・ぐスを図
示したブロック図である。 記号の説明：１はキャッシュ部、２はメモリアクセス部
、３はフラッシュ部、１６はブロックアドレスレジスタ
、１７は比較器、１８はキャッシュ書込み制御部をそれ
ぞれあられしている。 序１図
書き込み、及び要求元への返送に使用される・ぐスを図
示したブロック図である。 記号の説明：１はキャッシュ部、２はメモリアクセス部
、３はフラッシュ部、１６はブロックアドレスレジスタ
、１７は比較器、１８はキャッシュ書込み制御部をそれ
ぞれあられしている。 序１図
Claims (1)
- 【特許請求の範囲】 １、主記憶装置に対するメモリ読み出し要求でキャッシ
ュメモリを索引し、キャッシュメモリにデータがない場
合にブロック転送要求を行ない、他の処理装置からの前
記主記憶装置への書き込みがあった場合、送られてくる
キャッシュ一致要求に対しキャッシュメモリに登録され
ている該当ブロックを無効にする処理を行なうキャッシ
ュメモリに於いて、ブロック転送要求中のブロックアド
レスとキャッシュ一致要求のブロックアドレスとを比較
する比較手段と、該比較手段により同一のブロックアド
レスと判断した場合はブロック転送要求によるキャッシ
ュメモリへのブロック転送を読み出し要求されたデータ
のみの転送へ変える手段とを有することを特徴とするキ
ャッシュ 制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208595A JPS6269337A (ja) | 1985-09-24 | 1985-09-24 | キヤツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208595A JPS6269337A (ja) | 1985-09-24 | 1985-09-24 | キヤツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269337A true JPS6269337A (ja) | 1987-03-30 |
Family
ID=16558802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208595A Pending JPS6269337A (ja) | 1985-09-24 | 1985-09-24 | キヤツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519185B2 (en) * | 1989-04-13 | 2003-02-11 | Sandisk Corporation | Flash EEprom system |
-
1985
- 1985-09-24 JP JP60208595A patent/JPS6269337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519185B2 (en) * | 1989-04-13 | 2003-02-11 | Sandisk Corporation | Flash EEprom system |
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