JP2872211B1 - マルチプロセッサシステムのキャッシュ障害処理方法 - Google Patents

Abstract

【要約】 【課題】 システムの稼動率を向上させることができる
マルチプロセッサシステムのキャッシュ障害処理方法を
提供する。 【解決手段】 キャッシュメモリを有する複数のプロセ
ッサと、キャッシュメモリの内容と主記憶装置のキャッ
シュコヒーレンシを保証するためのバス制御回路と、プ
ロセッサ及びバス制御回路を接続する第１のバスとを有
する系を少なくとも一つ備え、系と主記憶装置が第２の
バスによって接続されたマルチプロセッサシステムのキ
ャッシュ障害処理方法であって、キャッシュメモリに格
納されたアドレスアレイのデータで発生したエラーの検
出回数をカウントし、予め設定された回数になるまで、
バス制御回路が有するコピーキャッシュで保持したコピ
ーデータを用いてアドレスアレイのデータを回復させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
とそれらが有するキャッシュメモリのコヒーレンシを保
証するバス制御回路とを備えた系を複数個有するマルチ
プロセッサシステムのキャッシュ障害処理方法に関する
ものである。

【０００２】

【従来の技術】図４はマルチプロセッサシステムの構成
を示すブロック図である。

【０００３】図４において、第１のプロセッサ１０１〜
第４のプロセッサ１０４はそれぞれアクセスタイムの短
いキャッシュメモリを有している。キャッシュメモリ
は、データを記憶する領域であるデータアレイキャッシ
ュ（以下、ＤＡと称する場合もある）と、データアレイ
キャッシュに格納されたデータのアドレスに対応するキ
ーアドレス、及びデータアレイキャッシュに格納された
データのステータスを保持するアドレスアレイキャッシ
ュ（以下、ＡＡと称する場合もある）とによって構成さ
れる。

【０００４】バス制御回路１０６は、第１のプロセッサ
１０１〜第４のプロセッサ１０４のキャッシュコヒーレ
ンシを保証するための回路であり、第１のプロセッサ１
０１〜第４のプロセッサ１０４が有するアドレスアレイ
キャッシュのデータがコピーされるコピーキャッシュメ
モリを有している。なお、コピーキャッシュメモリは第
１のプロセッサ１０１〜第４のプロセッサ１０４にそれ
ぞれ対応して設けられた領域である複数のコピーキャッ
シュによって構成される。

【０００５】第１のプロセッサ１０１〜第４のプロセッ
サ１０４とバス制御回路１０６は第１のバス１０５によ
って接続され、この第１のバス１０５によって接続され
た複数のプロセッサ及びバス制御回路１０６からなる構
成を系と呼ぶ。

【０００６】マルチプロセッサシステムは、複数の系と
主記憶装置１１２から構成され、主記憶装置１１２、及
び各系のバス制御回路はそれぞれ第２のバス１１１によ
って接続されている。

【０００７】なお、図４はマルチプロセッサシステムが
４つの系から構成される例を示しているが、系の数は４
つに限定されるものではなく、少なくとも一つの系を有
していればよい。

【０００８】ところで、従来のマルチプロセッサシステ
ムでは、任意のプロセッサから発せられたメモリアクセ
スリクエストに対して、必要なデータが自己のキャッシ
ュメモリ、あるいは自系の他のプロセッサのキャッシュ
メモリ内に無いことを確認した場合に、他の系のバス制
御回路が有するコピーキャッシュメモリの内容を索引
し、その系のプロセッサのキャッシュメモリに必要とす
るデータが有るか否かを確認する処理を行っている。

【０００９】このようにすることで、メモリアクセスリ
クエストを発行したプロセッサは、必要とするデータを
持たない他の系のプロセッサに対して問い合わせのため
のリクエストを送出する必要がないため、第１のバス１
０５のトラフィック量を軽減することができる。

【００１０】次に、図４に示したマルチプロセッサシス
テムが有する各プロセッサの構成、及び各プロセッサで
実行する従来のキャッシュ障害処理方法について図面を
用いて説明する。

【００１１】図５は従来のマルチプロセッサシステムの
キャッシュ障害処理方法を説明するための図であり、プ
ロセッサの構成を示すブロック図である。また、図６は
図５に示したプロセッサから出力されるリクエストのデ
ータ形式を示す模式図である。なお、図５に示したプロ
セッサは、図４に示した第１のプロセッサ１０１〜第４
のプロセッサ１０４の構成を代表して示したものであ
り、第１のプロセッサ１０１〜第４のプロセッサ１０４
はそれぞれ図５に記載したプロセッサと同じ構成を有し
ている。また、図５のプロセッサでは、マルチプロセッ
サシステムのキャッシュ障害処理方法に関係する部位で
ある、アドレスアレイキャッシュとその周辺の構成につ
いてのみ示している。その他の構成については本発明と
関係がないため、その説明は省略する。

【００１２】図５において、プロセッサ２００は、メモ
リアクセスリクエストを発行するリクエスト発行部２０
１と、メモリアクセスリクエスト、ＡＡ更新リクエス
ト、及びバスリクエストのうち、いずれか一つを選択す
るセレクタ２０２と、セレクタ２０２で選択されたリク
エストを受け付けるリクエスト受付部２０３と、データ
アレイキャッシュ（不図示）に格納されたデータのステ
ータス及びキーアドレスを保持するアドレスアレイキャ
ッシュ２０４と、メモリアクセスリクエストのコマン
ド、キーアドレス、及びセットアドレスによるアドレス
アレイキャッシュ２０４の索引結果によって、データア
レイ制御部（不図示：データアレイキャッシュに対して
データの書き込み／読み出しを行う回路）に対するデー
タの書き込み／読み出し指示、ＡＡ更新リクエスト、及
びバスリクエストを行うキャッシュコヒーレンシ制御部
２０５と、アドレスアレイキャッシュ２０４から読み出
したデータに訂正不可能なエラーがあるか否かを検出す
る訂正不可能エラー検出回路２０６とを有している。な
お、プロセッサ２００は、図４に示したように自系の他
のプロセッサ及びバス制御回路と第１のバス２０７を介
して接続される。

【００１３】ここで、メモリアクセスリクエストとは、
リクエスト発行部２０１から発行されるリクエストのこ
とであり、このメモリアクセスリクエストを発行するこ
とによりプロセッサ２００は処理に必要なデータをデー
タアレイキャッシュから読み出すことができる。

【００１４】また、ＡＡ更新リクエストとは、自己が有
するアドレスアレイキャッシュ２０４のコヒーレンスを
保つためのリクエストであり、例えば、自己のデータア
レイキャッシュ内にステータスCleanで格納されたデー
タに対して、データを上書きする場合に、このデータの
ステータスをDirtyに更新するなどの処理を行うための
リクエストである。

【００１５】バスリクエストとは、メモリアクセスリク
エストに対して自己のデータアレイキャッシュ内に必要
なデータが無い場合に、他のプロセッサ、または主記憶
装置にデータの受け渡しを要求するリクエストである。
例えば、自己のデータアレイキャッシュ内に格納された
データのステータスCleanをDirtyに更新する場合に、他
のプロセッサ、または主記憶装置が持っているデータの
ステータスCleanをInvalidに更新するなど、キャッシュ
メモリと主記憶装置間のコヒーレンシを保つためのリク
エストである。これらのリクエストは、例えば図６に示
すようなデータ形式で出力される。

【００１６】このような構成において、任意のプロセッ
サでアドレスアレイキャッシュから読み出したデータに
訂正不可能なエラーを検出した場合、従来のキャッシュ
障害処理方法では、各プロセッサのキャッシュメモリと
主記憶装置間のコヒーレンシを保証することができない
ため、障害発生時の処理を行う不図示の障害処理部に対
してキャッシュ障害の発生を通知している。このとき、
障害処理部はキャッシュ障害の発生を表示し、合わせて
システムの動作を停止する処理を行っていた。

【００１７】

【発明が解決しようとする課題】上述したように、従来
のキャッシュ障害処理方法ではアドレスアレイキャッシ
ュから読み出したデータに訂正不可能なエラーを検出し
た場合に、障害処理部に対してキャッシュ障害の発生を
通知し、障害処理部によってシステムの動作を停止する
処理を行っている。

【００１８】したがって、任意のプロセッサのアドレス
アレイキャッシュで保持しているデータに訂正不可能な
エラーが１度検出されただけでシステム全体が停止して
しまうため、システムの稼動率が低下するという問題が
あった。

【００１９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、システ
ムの稼動率を向上させることができるマルチプロセッサ
システムのキャッシュ障害処理方法を提供することを目
的とする。

【００２０】

【課題を解決するための手段】上記目的を達成するため
本発明のマルチプロセッサシステムのキャッシュ障害処
理方法は、キャッシュメモリを有する複数のプロセッサ
と、前記キャッシュメモリに格納されたデータのキーア
ドレス及びステータスからなるアドレスアレイのコピー
データを保持するコピーキャッシュを有する前記キャッ
シュメモリの内容と主記憶装置のキャッシュコヒーレン
シを保証するためのバス制御回路と、前記プロセッサ及
び前記バス制御回路を接続する第１のバスと、を有する
系を少なくとも一つ備え、前記系と前記主記憶装置が第
２のバスによって接続されたマルチプロセッサシステム
で、前記アドレスアレイのデータに訂正不可能なエラー
が発生した場合に実行するマルチプロセッサシステムの
キャッシュ障害処理方法であって、前記アドレスアレイ
のデータで発生した前記エラーの検出回数をカウント
し、予め設定された回数になるまで、前記コピーキャッ
シュで保持した前記コピーデータを用いて前記アドレス
アレイのデータを回復させる方法である。

【００２１】このとき、前記アドレスアレイのデータで
発生した前記エラーの検出回数をカウントし、予め設定
された回数を越えた場合は、マルチプロセッサシステム
の動作を停止させてもよく、任意のプロセッサで前記エ
ラーを検出した場合に、該プロセッサが有する前記アド
レスアレイのデータが回復するまで、該プロセッサを含
む全てのプロッセッサに対して、処理に必要なデータを
前記キャッシュメモリから読み出すためのリクエストで
あるメモリアクセスリクエスト、及び前記メモリアクセ
スリクエストに対して自己が有する前記キャッシュメモ
リ内に必要なデータが無い場合に他のプロセッサまたは
主記憶装置にデータの受け渡しを要求するリクエストで
あるバスリクエストの発行を抑止させてもよい。

【００２２】また、前記エラーの検出時に、前記コピー
キャッシュ内の前記エラーを検出したデータのアドレス
であるセットアドレスに対応する前記コピーデータの返
送を要求するために、前記プロセッサから前記バス制御
回路に前記セットアドレスを含む特殊バスリクエストを
送出し、前記特殊バスリクエストを受け取ったバス制御
回路は、該特殊バスリクエストを発行したプロセッサ
に、前記セットアドレスに対応する前記コピーデータを
特殊バスリプライデータとして返送し、前記特殊バスリ
プライデータを受け取ったプロセッサは、該特殊バスリ
プライデータを用いて前記アドレスアレイのデータに上
書きしてもよい。

【００２３】上記のように構成されたマルチプロセッサ
システムのキャッシュ障害処理方法は、アドレスアレイ
のデータで発生した訂正不可能なエラーの検出回数をカ
ウントし、予め設定された回数になるまで、コピーキャ
ッシュ内に保持されたコピーデータを用いてアドレスア
レイのデータを回復させることで、任意のプロセッサの
アドレスアレイのデータに訂正不可能なエラーが検出さ
れても、予め設定された検出回数になるまでシステム動
作を継続することができる。

【００２４】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００２５】図１は本発明のマルチプロセッサシステム
のキャッシュ障害処理方法を説明するための図であり、
プロセッサ及びバス制御回路の一構成例を示すブロック
図である。また、図２は図１に示したプロセッサ及びバ
ス制御回路から出力される特殊バスリクエスト及び特殊
バスリプライのデータ形式を示す模式図である。

【００２６】なお、図１に示したプロセッサは、従来と
同様に、図４に示した第１のプロセッサ１０１〜第４の
プロセッサ１０４の構成を代表して示したものであり、
第１のプロセッサ１０１〜第４のプロセッサ１０４はそ
れぞれ図１に記載したプロセッサと同じ構成を有してい
る。また、図１のプロセッサでは、マルチプロセッサシ
ステムのキャッシュ障害処理方法に関係する部位であ
る、アドレスアレイキャッシュとその周辺の構成につい
てのみ示している。その他の構成については本発明と関
係がないため、その説明は省略する。

【００２７】図１において、プロセッサ３００は、メモ
リアクセスリクエストを発行するリクエスト発行部３０
１と、メモリアクセスリクエスト、ＡＡ更新リクエス
ト、及びバスリクエストのうち、いずれか一つを選択す
る第１のセレクタ３０２と、第１のセレクタ３０２で選
択されたリクエストを受け付ける第１のリクエスト受付
部３０３と、データアレイキャッシュ（不図示）に格納
されたデータのステータス及びキーアドレスを保持する
アドレスアレイキャッシュ３０４と、メモリアクセスリ
クエスト、キーアドレス、及びセットアドレスによるア
ドレスアレイキャッシュ３０４の索引結果によって、デ
ータアレイ制御部（不図示：データアレイキャッシュに
対してデータの書き込み／読み出しを行う回路）に対す
るデータの書き込み／読み出し指示、ＡＡ更新リクエス
ト、及びバスリクエストを生成するキャッシュコヒーレ
ンシ制御部３０５と、アドレスアレイキャッシュ３０４
から読み出したデータに訂正不可能なエラーがあるか否
かを検出する訂正不可能エラー検出回路３０６と、訂正
不可能なエラーを検出した場合にそのエラーの検出回数
をカウントするカウンタ３２２と、訂正不可能なエラー
を検出した場合に、訂正不可能エラー検出回路３０６か
ら送出される特殊バスリクエスト生成指示にしたがって
特殊バスリクエストを生成する特殊バスリクエスト生成
部３２３と、訂正不可能なエラーを検出しない場合はバ
スリクエストを選択し、訂正不可能なエラーを検出した
場合は特殊バスリクエストを選択する第２のセレクタ３
２４と、第１のバス３０７を介して特殊バスリクエスト
を受け取った場合に、キャッシュコヒーレンシ制御部３
０５に対してバスリクエスト生成抑止を指示する第１の
特殊バスリクエスト検出回路３１９とによって構成され
ている。なお、プロセッサ３００は、図４に示したよう
に自系の他のプロセッサと第１のバス３０７を介して接
続される。

【００２８】ここで、特殊バスリクエストとは、アドレ
スアレイキャッシュ３０４から読み出したデータに訂正
不可能なエラーを検出した場合に、バス制御回路３３０
に対して障害を検出したデータのセットアドレスを送出
し、自己のアドレスアレイキャッシュ３０４の写しであ
るコピーキャッシュで保持しているキーアドレス、及び
ステータスのデータの返送を要求するリクエストであ
る。なお、この特殊バスリクエストの形式は、例えば図
２に示すようなデータ形式で出力される。

【００２９】一方、バス制御回路３３０は、プロセッサ
３００から送出される特殊バスリクエストを検出する第
２の特殊バスリクエスト検出回路３３１と、バスリクエ
スト（特殊バスリクエストを含む）、及びコピーキャッ
シュのコヒーレンシを保つためのリクエストであるコピ
ーＡＡ更新リクエストのうち、いずれか一方のリクエス
トを選択する第３のセレクタ３３２と、第３のセレクタ
３３２で選択されたリクエストを受け付ける第２のリク
エスト受付部３３３と、プロセッサのアドレスアレイキ
ャッシュのコピーデータを保持するコピーキャッシュ３
３４と、メモリアクセスリクエスト、キーアドレス、セ
ットアドレスによるコピーキャッシュ３３４の索引結果
からコピーＡＡ更新リクエストを生成する第２のキャッ
シュコヒーレンス制御部３３８と、特殊バスリクエスト
のセットアドレスに対応するコピーキャッシュ３３４の
読み出しデータから特殊バスリプライを生成する特殊バ
スリプライ生成部３３９と、特殊バスリクエストを検出
しない場合はバスリプライを選択し、特殊バスリクエス
トを検出した場合は特殊バスリプライを選択する第４の
セレクタ３４２とによって構成される。なお、特殊バス
リプライは、例えば、図２に示すようなデータ形式で出
力される。

【００３０】このような構成において、次に本発明のマ
ルチプロセッサシステムのキャッシュ障害処理方法につ
いて図３を用いて説明する。

【００３１】図３は本発明のマルチプロセッサシステム
のキャッシュ障害処理方法の手順を示すフローチャート
である。

【００３２】図３において、まず、プロセッサ３００
は、リクエスト発行部３０１からメモリアクセスリクエ
ストを発行すると（ステップＳ１）、メモリアクセスリ
クエストで指定したセットアドレスに対応するデータを
読み出すためにアドレスアレイキャッシュ３０４の内容
を索引する（ステップＳ２）。

【００３３】続いて、訂正不可能エラー検出回路３０６
によってアドレスアレイキャッシュ３０４から読み出し
たデータに訂正不可能なエラーがあるか否かを検出する
（ステップＳ３）。ここで、訂正不可能なエラーが無い
場合は、データアレイキャッシュから必要なデータを読
み出す通常の処理を継続する（ステップＳ１０）。ま
た、訂正不可能なエラーを検出した場合は、カウンタ３
２２の値に「１」を加算し（ステップＳ４）、その値が
予め設定された値（例えば３回）を越えているか否かを
判定する（ステップＳ５）。

【００３４】ここで、カウンタ３２２の値が予め設定さ
れた値を越えている場合は、検出された訂正不可能なエ
ラーは固定的な故障であると判断し、障害処理部に対し
てキャッシュ障害の発生を通知する。障害処理部はシス
テム全体を停止するための処理を開始する（ステップＳ
１１）。

【００３５】一方、カウンタ３２２の値が予め設定され
た値を越えていない場合は、訂正不可能エラー検出回路
３０６によって、第１のキャッシュコヒーレンシ制御部
３０５に対してバスリクエストキャンセル指示を出力
し、リクエスト発行部３０１に対してメモリアクセスリ
クエスト発行抑止指示を出力する。また、特殊バスリク
エスト生成部３２３に対して特殊バスリクエスト生成指
示を出力する（ステップＳ６）。

【００３６】特殊バスリクエスト生成部３２３からは、
第２のセレクタ３２４、及び第１のバス３０７を介して
バス制御部３３０に対して特殊バスリクエストが送出さ
れ、この特殊バスリクエストによってコピーキャッシュ
３３４で保持しているアドレスアレイキャッシュ３０４
のコピーデータの問い合わせが行われる（ステップＳ
７）。なお、特殊バスリクエストは第１のバス３０７を
介して自系の全てのプロセッサにそれぞれ取り込まれ、
第１の特殊バスリクエスト検出回路３１９によってそれ
ぞれバスリクエスト生成抑止指示が生成される。

【００３７】一方、バス制御回路３３０の第２の特殊バ
スリクエスト検出回路３３１は特殊バスリクエストを検
出すると、第２キャッシュコヒーレンシ制御部３３８、
特殊バスリプライ生成部３３９、及び第４のセレクタ３
４２に対してそれぞれ特殊バスリクエスト検出信号を出
力し、合わせて特殊バスリプライ生成部３３９に対して
特殊バスリプライ生成指示を出力する。

【００３８】第２のリクエスト受付部３３３は第２の特
殊バスリクエスト検出回路３３１を介して特殊バスリク
エストを受け取ると、コピーキャッシュ３３４から特殊
バスリクエストのセットアドレスに対応するデータを読
み出し、特殊バスリプライ生成部３９９に送出する。

【００３９】特殊バスリプライ生成部３３９は、コピー
キャッシュ３３４から読み出されたデータ、及び特殊バ
スリクエストのセットアドレスを用いて特殊バスリプラ
イを生成し、第４のセレクタ３４２及び第１のバス３０
７を介してプロセッサ３００へ送出する。

【００４０】プロセッサ３００は特殊バスリプライがバ
ス制御回路３３０から送出されたか否かを監視し（ステ
ップＳ８）、特殊バスリプライを検出するまで待ち合わ
せを行う。なお、このとき、自系内の全てのプロセッサ
は特殊バスリプライを検出するまでバスリクエストの生
成を抑止する。

【００４１】バス制御部３３０から送出された特殊バス
リプライがプロセッサ３００に取り込まれると、特殊バ
スリプライはリクエスト受付部３０３に転送され、特殊
バスリプライのセットアドレスで示されるアドレスアレ
イキャッシュ３０４のエントリにコピーキャッシュ３３
４のデータが上書きされる（ステップＳ９）。

【００４２】この処理を待って、バスリクエスト生成抑
止指示、及びメモリアクセスリクエスト発行抑止指示が
解除され、ステップＳ６の処理でキャンセルされたリク
エストが再発行され、通常の処理に戻る。

【００４３】このように、プロセッサ３００のアドレス
アレイキャッシュ３０４で訂正不可能なエラーが検出さ
れた場合でも、予め設定された回数だけ訂正不可能なエ
ラーが検出されまで、コピーキャッシュ３３４のデータ
を用いてアドレスアレイキャッシュ３０４のデータを回
復させることにより、システム動作を継続することがで
きるため、システムの稼働率が向上する。

【００４４】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【００４５】アドレスアレイのデータで発生した訂正不
可能なエラーの検出回数をカウントし、予め設定された
回数になるまで、コピーキャッシュ内に保持されたコピ
ーデータを用いてアドレスアレイのデータを回復させる
ことで、任意のプロセッサのアドレスアレイのデータに
訂正不可能なエラーが検出されても、予め設定された検
出回数になるまでシステム動作を継続することができる
ため、システムの稼働率が向上する。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムのキャッシ
ュ障害処理方法を説明するための図であり、プロセッサ
及びバス制御回路の一構成例を示すブロック図である。

【図２】図１に示したプロセッサ及びバス制御回路から
出力される特殊バスリクエスト及び特殊バスリプライの
データ形式を示す模式図である。

【図３】本発明のマルチプロセッサシステムのキャッシ
ュ障害処理方法の手順を示すフローチャートである。

【図４】マルチプロセッサシステムの構成を示すブロッ
ク図である。

【図５】従来のマルチプロセッサシステムのキャッシュ
障害処理方法を説明するための図であり、プロセッサの
構成を示すブロック図である。

【図６】図５に示したプロセッサから出力されるリクエ
ストのデータ形式を示す模式図である。

【符号の説明】

３００ プロセッサ ３０１ リクエスト発行部 ３０２ 第１のセレクタ ３０３ 第１のリクエスト受付部 ３０４ アドレスアレイキャッシュ ３０５ 第１のキャッシュコヒーレンシ制御部 ３０６ 訂正不可能エラー検出回路 ３０７ 第１のバス ３１９ 第１の特殊バスリクエスト検出回路 ３２２ カウンタ ３２３ 特殊バスリクエスト生成部 ３２４ 第２のセレクタ ３３０ バス制御回路 ３３１ 第２の特殊バスリクエスト検出回路 ３３２ 第３のセレクタ ３３３ 第２のリクエスト受付部 ３３４ コピーキャッシュメモリ ３３８ 第２のキャッシュコヒーレンス制御部 ３３９ 特殊バスリプライ生成部 ３４２ 第４のセレクタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/163 G06F 12/08 G06F 12/08 310 G06F 12/16 310

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを有する複数のプロセ
   ッサと、 前記キャッシュメモリに格納されたデータのキーアドレ
   ス及びステータスからなるアドレスアレイのコピーデー
   タを保持するコピーキャッシュを有する前記キャッシュ
   メモリの内容と主記憶装置のキャッシュコヒーレンシを
   保証するためのバス制御回路と、 前記プロセッサ及び前記バス制御回路を接続する第１の
   バスと、 を有する系を少なくとも一つ備え、前記系と前記主記憶
   装置が第２のバスによって接続されたマルチプロセッサ
   システムで、前記アドレスアレイのデータに訂正不可能
   なエラーが発生した場合に実行するマルチプロセッサシ
   ステムのキャッシュ障害処理方法であって、 前記アドレスアレイのデータで発生した前記エラーの検
   出回数をカウントし、予め設定された回数になるまで、
   前記コピーキャッシュで保持した前記コピーデータを用
   いて前記アドレスアレイのデータを回復させるマルチプ
   ロセッサシステムのキャッシュ障害処理方法。
2. 【請求項２】 前記アドレスアレイのデータで発生した
   前記エラーの検出回数をカウントし、予め設定された回
   数を越えた場合は、マルチプロセッサシステムの動作を
   停止させる請求項１記載のマルチプロセッサシステムの
   キャッシュ障害処理方法。
3. 【請求項３】 任意のプロセッサで前記エラーを検出し
   た場合に、該プロセッサが有する前記アドレスアレイの
   データが回復するまで、 該プロセッサを含む全てのプロッセッサに対して、処理
   に必要なデータを前記キャッシュメモリから読み出すた
   めのリクエストであるメモリアクセスリクエスト、及び
   前記メモリアクセスリクエストに対して自己が有する前
   記キャッシュメモリ内に必要なデータが無い場合に他の
   プロセッサまたは主記憶装置にデータの受け渡しを要求
   するリクエストであるバスリクエストの発行を抑止させ
   る請求項１または２記載のマルチプロセッサシステムの
   キャッシュ障害処理方法。
4. 【請求項４】 前記エラーの検出時に、前記コピーキャ
   ッシュ内の前記エラーを検出したデータのアドレスであ
   るセットアドレスに対応する前記コピーデータの返送を
   要求するために、前記プロセッサから前記バス制御回路
   に前記セットアドレスを含む特殊バスリクエストを送出
   する請求項１乃至３のいずれか１項記載のマルチプロセ
   ッサシステムのキャッシュ障害処理方法。
5. 【請求項５】 前記特殊バスリクエストを受け取ったバ
   ス制御回路は、 該特殊バスリクエストを発行したプロセッサに、前記セ
   ットアドレスに対応する前記コピーデータを特殊バスリ
   プライデータとして返送する請求項４項記載のマルチプ
   ロセッサシステムのキャッシュ障害処理方法。
6. 【請求項６】 前記特殊バスリプライデータを受け取っ
   たプロセッサは、 該特殊バスリプライデータを用いて前記アドレスアレイ
   のデータに上書きする請求項５項記載のマルチプロセッ
   サシステムのキャッシュ障害処理方法。