JPS5831021B2 - 情報処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、主記憶装置と比較的小容量のバッファ記憶装
置をもつ主処理装置と主記憶装置を共有する従処理装置
との多重の構造体からなる情報処理システムに関するも
のである。

本発明で対象とする情報処理システムの構成例を第１図
に示す。

第１図において、１は主記憶装置（ＭＳＵ） 、２は主
記憶制御装置（ＳＣＵ）、３は従処理装置（ＥＰＵ）
、４は主処理装置（ＣＰＵ）であり、ＥＰＵ３とＣＰＵ
４は５ＣＵ２を介してＭＳＵｌ を共有している。

ＣＰＵ４には、ＭＳＵｌの情報の内、使用頻度の高いも
の＼写しを格納しておく高速バッファメモリ（ＢＳ）
５、及びＭＳＵｌと該ＢＳ５間のアドレス対応を記憶す
るバッファアドレスアレイ（ＢＡＡ）９が設置されてい
る。

ＥＰＵ３は、入出カプロセッサ、ベクトルプロセッサ、
パラレルプロセッサ、あるいはＣＰＵ４と同じ様にＢＳ
を内蔵したプロセッシングユニット等をさし、複数個の
ＥＰＵが接続されることもある。

ところで、第１図のようにＣＰＵ４とＥＰＵ３でＭＳＵ
１ を共有する場合、ＣＰＵＪ内のＢＳ５に取り込
まれているＭＳ情報がＥＰＵ３により書き替えられる場
合がある。

この場合には、書き替えられる以前の情報を使ってＣＰ
Ｕ４ が演算処理をすることのない様、旧情報を取り込
んでいるＢＳ５のエリアを無効化する必要がある。

このため、従来はＥＰＵ３からＭＳＵｌに対してストア
動作が行われる毎に、ＥＰＵ３ からのストアアドレス
をＣＰＵ４に送出し、ＣＰＵ４では該当アドレスの情報
がＢＳＳ内に取り込まれているかどうかのチェックを、
ＢＡＡ９ に登録しであるアドレスと比較して行い（以
降、この動作をストアチェック動作と呼ぶ）、もし、Ｅ
ＰＵ３ からのストアアドレスと同一のアドレスがＢＡ
Ａ９ に登録されていた場合には、ＢＡＡ９上の該当エ
ントリーの有効性フラグを無効化することにより（以降
、この動作をＢＡＡキャンセル動作又はＢＳキャンセル
動作と呼ぶ） 、ＣＰＵ４でＢＳ内の旧情報を使用でき
ないようにしている。

従来技術によるストアチェック動作及びＢＡＡキャンセ
ル動作の詳細を第２図により説明する。

第２図において、１１はＥＰＵ３ におけるメモリリク
エスタ（ＥＲ８ＣＵ）であり、５ＣＵ−ＥＰＵインター
フェイス線７Ｓ及び７Ｆにより５ＣＵ２ にストア及び
フェッチのリクエストを発行する機能を有している。

１２は５ＣＵ２ におけるメモリリクエスタ（ＳＲＭＳ
Ｕ）であり、ＥＰＵ３ よりインターフェイス線７Ｓ
、７Ｆ、あるいはＣＰＵ４ よりインターフェイス線
８Ｓ、８Ｆを通して発行されるストア及びフェッチリク
エストを、ＭＳＵ−８ＣＵインターフエイス線６Ｓ及び
６ＦによりＭＳＵｌ に発行する機能を有している。

１３はＣＰＵ４ におけるメモリリクエスタ（ＣＲ８Ｃ
Ｕ）であり、ＣＰＵ内の演算処理に必要な命令及びデー
タをＢＳ５又はＭＳＵｌ からインターフェイス線３
３Ｆ又は８Ｆにより読み出し、又は、演算結果をＢＳ５
又はＭＳＵｌ にインターフェイス線３３Ｓ又は８Ｓ
により書込む機能を有している。

ＣＰＵ４ によるデータの読出し動作は、読出しアドレ
スを線２９によりＣＰＵ用ＢＡＡ参照ロジック（ＢＡＣ
Ｐ）１７に送出することにより行う。

ＢＡＡ参照要求を受取ったＢＡＣＰｌ ７は、該当デー
タがＢＳ５に取り込まれているかどうかの判定を、読出
しアドレスとＢＡＡ９ に登録されているアドレスと
を比較することにより行う。

そして、該当アドレスがＢＡＡ９に登録されている場合
には、ＢＳアドレス線３２によりＢＳ５の読出しを行い
、ＢＳ５かも読み出されたデータを線３３ＦによりＣＲ
８ＣＵ１３に送り、演算処理に使用する。

ＢＡＡ９との比較により、該当データがＢＳＳ内に取り
込まれていないと判定された場合には、インターフェイ
ス線８ＳによりＭＳＵｌ に対してデータの読出し要
求を行う。

ＭＳＵｌ からデータがインターフェイス線８Ｆによ
り送られてくると、そのデータを演算処理に使用すると
同時に線３３ＳによりＢＳＳ内に書込む。

この時、ＭＳ読出しアドレスは、線２９、ＢＡＣＰＩ
７、線２６によりＢＡＡ９に登録され、以後、ＢＳＳ内
に書き込まれたデータを演算処理に使用できる様に°す
る。

ＥＰＵ ３からのストアリクエストは、 ＥＲ８ＣＵ１１よりインターフェイス線７Ｓを介し、５
ＣＵ２ に対してアドレス及びデータを転送することに
より行われる。

ＥＰＵ３ かものストアリクエストを受付けた５ＣＵ２
のＳＲＭＳＵｌ ２は、ＭＳＵｌ に対してインタ
ーフェイス線６Ｓを介してアドレス及びデータの転送を
行うことにより、ＭＳＵｌ へのデータ書込みを行う
。

一方、５ＣＵ２ に対してストアリクエストを発行した
ＥＰＵ３ は、ストアチェックリクエストインターフェ
イス線２１を介してＣＰＵ４ にストアアドレスを転
送し、ストアチェック動作の要求を行う。

ＣＰＵ４ は、ストアチェック要求を受付けると、自装
置のＢＡＡ比較要求処理を一時中断し、ＢＡＡ比較論理
（ＢＡＥＰ）１８においてＥＰＵ３からのストアアドレ
スとＢＡＡ９ に登録されているアドレスの比較動作を
行う。

そして、ＥＰＵ３からのストアアドレスがＢＡＡ９ に
登録されているアドレスと一致がとれた場合には、一致
したＢＡＡ９のエントリ番号が線３０に送出され、該当
ＢＡＡエントリーのキャンセル動作をＢＡＡキャンセル
論理（ＢＡＣＮ）１９に要求する。

ＢＡＣＮｌ ９は、ＢＡＡキャンセルパス２８により該
当エントリーのキャンセル動作を行う。

このＥＰＵ３ からのストア動作が行われる毎に、更に
ＢＡＡ９ とのアドレス一致によるＢＡＡキャンセル
動作が行われる毎に、自ＣＰＵ４からのＢＡＡ参照要求
処理は待たされ、ＣＰＵに対するＢＳ５かもの命令及び
データの供給が行われなくなるため、ＣＰＵ４ の演算
動作は一時的に停止することになる。

ところで、上記従来技術においては、ＥＰＵから連続し
たアドレスに対してストア動作が行われた場合には、同
一のブロックアドレスに対して複数回のストアチェック
要求が発行され、更に該当アドレスの情報がＢＳ内に取
り込まれている場合には、同一のブロックに対して複数
回のキャンセル要求が発行されることになる。

これにより、ストアチェック動作及びＢＡＡキャンセル
動作によるＢＡＡの専有率が多くなり、ＣＰＵのＢＡＡ
参照が待たされ、ＣＰＵの演算処理停止による情報処理
システムの性能低下が発生する。

更に、ストアチェック及びＢＡＡキャンセル要求の発行
回数が多くなると、ＥＰＵ よりのストアチェック処理
が待たされることになり、ＥＰＵ のストア動作の停止
が発生し、同様に情報処理システムの性能低下が発生す
る。

又、ＥＰＵが複数台接続される場合は、ＢＡＡに対する
ストアチェック要求の発生回数が増大し、ＣＰＵの演算
動作の停止及びＥＰＵのストア動作停止による情報処理
システムの性能低下は更に拡大する。

本発明の目的とするところは、上記の如き従来の閘題点
を除去するものであり、外部プロセッサからのストア要
求時のＢＳストアチェック動作及びこれに伴５ＢＳ無効
化動作によるＣＰＵ及びＥＰＵの不必要な性能低下をな
くすことにある。

しかして、本発明の特徴とするところは、ＥＰＵがスト
アリクエストを発行する毎に、そのアドレス比較回路行
したストアアドレスと異なるブロックのアドレスかどう
かを検出する手段、及び、該アドレスが異なるフロック
内のアドレスであった場合、検出結果をＣＰＵに報告す
るインターフェイス線を設け、更に、ＣＰＵでのストア
チェック動作時、上記検出結果を判定し、ストアリクエ
ストアドレスが前回のストアアドレスと異なるフロック
の時のみストアチェック動作を行い、前回のストアアド
レスと同じブロックの時にはストアチェックを行なわず
にすませる手段を設けることにより、ＢＳストアチェッ
ク動作及びＢＳキャンセル動作によるＢＡＡビジー率を
減少させるものである。

次に本発明の一実施例につき図面を用いて詳細に説明す
る。

第３図は本発明の一実施例のブロック図を示す。

第３図において、３４はＥＰＵ３におけるストア動作時
、アドレスが前回発行されたストアアドレスと異なるＭ
ＳＵｌ のブロックに対して行われたかどうかを検出
する論理ブロックである。

この論理ブロック３４は、以前に発行されたストアアド
レスと今回発行されるストアアドレスの比較を行うか、
あるいはストアアドレスの更新状態を監視することによ
り、容易に実現可能である。

３５はＥＰＵ３ のストアアドレスが前回発行したスト
アリクエストのアドレスとは異なるＭＳブロックに対す
るストアリクエストであることをＣＰＵ４ に対して報
告するインターフェイス線である。

３８はＥＰＵ３ かも送られてきたストアアドレスと
、そのストアアドレスが前回発行されたストアアドレス
と異なるＭＳブロックのアドレスであることを示す情報
を判別し、もしストアアドレスが前回のアドレスと同じ
ＭＳブロック内のアドレスである場合には、ストアチェ
ック動作を行わずに本リクエストの処理を完了させてし
まい、ストアアドレスが前回のアドレスと異なるＭＳブ
ロック内のアドレスであると判定した場合のみ、ストア
チェック動作を行う論理ブロック（ＢＡＥＰ）である。

これら以外の構成は、基本的には第２図と同様である。

第４図は第３図中の主要部の詳細図を示したものである
。

第４図において、３９はストアアドレスレジスタであり
、ストアリクエスト発行時にＥＰＵ３ のメモリリク
エスタ（ＥＰＳＣＵ）１１にて作成されたストアアドレ
スがセットされる。

４０は前回発行されたストアリクエストのアドレスを保
存してお（旧アドレス保存レジスタであり、ストアリク
エスト発行毎に新しく更新されていく。

４１はアドレスレジスタ３９と４０の今回及び前回発行
されたストアリクエストのアドレスを比較するアドレス
比較回路である。

今、ＥＰＵ３ からストアリクエストが発行されてアド
レスレジスタ３９にセットされると、該ストアアドレス
がストアチェックリクエストインターフェイス線２１に
よりＣＰＵ４ に送出されると同時に、そのアドレス
は比較回路４１により前回発行されてレジスタ４０に保
持されている旧ストアアドレスと比較され、前回発行さ
れたストアアドレスと同じブロック内のアドレスである
かどうかの検出が行われる。

その検出結果はインターフェイス線３５によりＣＰＵ４
に報告される。

インターフェイス線２１によりストアチェックリクエス
トを受は取ったＣＰＵ４ は、そのストアアドレスをア
ドレスレジスタ４３にセットするとともげ、インターフ
ェイス線３５の情報をレジスタ４２にセットした後、ス
トアチェックコントローラ４６にてレジスタ４２にセッ
トされている情報の判定を行い、その結果、アドレスレ
ジスタ４３に設定されているアドレスが前回のストアア
ドレスと同じブロック内のアドレスであると判定された
場合には、ストアチェックコントローラ３８はストアチ
ェック動作を起動せずにストアチェックリクエストを完
了させてしまう。

又、アドレスレジスタ４３に設定されているアドレスカ
前回のストアアドレスと異なるブロック内のアドレスで
あると判定された場合には、ストアチェックコントロー
ラ４６は、信号線４４によりＣＰＵよりのＢＡＡ参照動
作の停止をＣＰＵ用ＢＡＡ参照論理（ＢＡＣＰ）１７に
指示た後、アドレスレジスタ４３内のアドレスを信号線
２７を通してＢＡＡ９ に送り、ＢＡＡ９ に登録さ
れているアドレスと該ストアアドレスとの比較を行う。

このＢＡＡ登録アドレスとストアアドレスとの比較によ
り一致が取られなかった場合には、ＢＡＡキャンセル動
作を行わず、そこでストアチェックリクエストを完了さ
せてしまうが、一致が取られた場合には、信号線３０に
よりＢＡＡキャンセル論理（ＢＡＣＮ）１９に対して該
当ＢＡＡエントリーの無効化を指示する。

ＢＡＡ無効化指示を受取ったＢＡＣＮｌ ９は、信号線
４５によりＣＰＵ用ＢＡＡ参照論理１７及びＥＰＵ用Ｂ
ＡＡ参照論理３８に対してＢＡＡ参照動作の停止を指示
した後、信号線２８によりＢＡＡ９の該当エントリーの
有効フラグを無効化する処理を行う。

従って、以後はＢＳ内の該当エントリーの旧情報がＣＰ
Ｕの演算処理に使用されることはなく、その後、該当ア
ドレスのデータがＣＰＵ ４の演算処理で必要となった
場合には、ＭＳＵｌ からデータの読み出しが行われ
るため、ＥＰＵ３ による書き替えが済んでいる新しい
情報が演算処理に使用されるようになる。

第４図においては、ＥＰＵが発行したストアアドレスが
前回発行したストアアドレスと異なるブロックのアドレ
スかどうかを検出するのに、前回のストアアドレスを保
存しておき、ストアリクエスト発行時に、該リクエスト
アドレスと比較することにより行う例を示したが、リク
エストアドレスの更新がアドレスの加算により行われる
形式の従プロセツサにおいては、アドレス加算器の桁上
げ信号の有無により、前回発行したストアアドレスと今
回のストアアドレスが異なるブロックに対して行われた
ものかどうかの検出を行うことも可能である。

第５図はその実施例を示したものである。

第５図において、４７はアドレス加算器であり、ＥＰＵ
３ のメモリリクエスタ１１より信号線４８を通して与
えられるアドレス加算指示信号により、アドレスレジス
タ３９に保持されている前回のストアアドレスを信号線
５０により入力して更新し、更新後のストアアドレスを
信号線４９によりアドレスレジスタ３９にセットする。

アドレス加算器！５１３９にセットされたストアアドレ
スは、インターフェイス線７Ｓにより５ＣＵ２ に送出
されると同時に、ストアチェックリクエストインターフ
ェイス線２１によりＣＰＵ４ に送出される。

アドレス加算器４０でのアドレスの更新結果、フロック
クロスが発生すると、アドレス加算器４０から桁上げ信
号が出力され、それが信号線５１を通してレジスタ５２
にラッチされる。

即ち、前回発行されたストアアドレスと今回のストアア
ドレスが同一ブロック内の時、桁上げ信号は出力されず
、異なるブロックとなった時、桁上げ信号が出力される
。

レジスタ５２にラッチされた桁上げ信号の有無は、イン
ターフェイス線３５によりＣＰＵ４ に報告される。

以上の説明から明らかな如（、本発明にあっては次のよ
うな結果が得られる。

（１）ＥＰＵから連続したアドレスに対してストア動作
が行われた場合にも、同一のブロックに対しては１回の
みのストアチェック動作が行われるのみであり、ストア
チェック動作によるＢＡＡ専有率が減少し、ＢＡＡ使用
中によるＣＰＵ及びＥＰＵの動作停止が軽減される。

（２）ＥＰＵから連続したアドレスに対してストア動作
が行われた場合に、該当アドレスがＣＰＵのＢＡＡ に
登録されていても、同一のブロックに対しては１回のみ
のＢＡＡキャンセル動作が行われるのみであり、ＢＡＡ
キャンセル動作によるＢＡＡの使用中割合が減少し、情
報処理システムの性能低下が阻止できる。

【図面の簡単な説明】

第１図は本発明で対象とする情報処理システムのブロッ
ク図、第２図は従来のストアチェック動作及びＢＳキャ
ンセル動作を説明するための図、第３図は本発明の一実
施例のブロック図、第４図及び第５図は第３図中の主要
部の詳細図である。 １・・・・・・主記憶装置（ＭＳＵ）、２・・・・・・
主記憶制御装置（ＳＣＵ）、３・・・・・・従処理装置
（ＥＰＵ）、４・・・・・・主処理装置（ＣＰＵ）、５
・・・・・・バッファメモＩＪ（ＢＳ）、９・・・・・
・バッファアドレスアレイ（ＢＡＡ）、２１・・・・・
・ストアチェックリクエストインターフェイス線、３５
・・・・・・ブロッククロス報告インターフェイス線、
３８・・・・・・ＢＡＡ比較論理。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置と、比較的小容量のバッファ記憶装置を
   もつ主処理装置と、前記主記憶装置を主処理装置と共有
   する従処理装置とを具備し、前記バッファ記憶装置は複
   数の記憶ブロックからなり、それぞれ主記憶装置の一部
   の情報を保持し、主処理装置に占有して使用され、該主
   処理装置は、前記従処理装置が前記主記憶装置の記憶位
   置の内容を書き替えた時、従処理装置が送出する当該記
   憶位置のアドレス信号を受は取ることにより、該記憶位
   置の情報が前記バッファ記憶装置の記憶ブロックに有効
   な情報として保持されているかどうかを調べ、保持して
   いる時には、該ブロックに対応して設けられた有効性フ
   ラグを無効表示とする機構をもつ情報処理システムにお
   いて、前記従処理装置側に、前記主記憶装置の書き替え
   動作時、その記憶位置のアドレスが、先行する書き替え
   動作の記憶位置のアドレスと同一ブロックに含まれるか
   どうかを検出し、その検出結果を前記主処理装置へ報告
   する手段を設け、前記主処理装置は、前記従処理装置か
   ら当該書き替え動作の記憶位置のアドレスが先行する書
   き替え動作時のアドレスと同一ブロックに含まれる旨の
   報告を受けると、前記バッファ記憶装置の記憶ブロック
   に有効な情報として保持されているかどうかのチェック
   動作をせずにすますことを特徴とする情報処理システム
   。