JP2503852B2 - ストアイン型キャッシュを含むデ―タ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理に関し、特
に、ストアイン型キャッシュよりデータを読み出す際に
エラーが検出された場合の再データ転送に関する。

【０００２】

【従来の技術】近年、大部分の高能率プロセッサは、私
用に、メインメモリの前方に平均メモリアクセスタイム
を改善するためキャッシュを置いている。

【０００３】多重マルチプロセッサシステムにおいて、
各キャッシュが所与のプロセッサに対して私的であるた
め、各プロセッサがメインメモリ情報の最新のコピーを
如何にして得るのかという問題が存在する。ある場合に
は、私用キャッシュとしてストアスルー型キャッシュを
用いることで解決するが、メインメモリへの書き込み時
間は改善されない。そこで、ストアイン型キャッシュを
用いる方法がある。ストアイン型キャッシュは、バッフ
ァ記憶キャッシュ（ＳＩＢ）とも称され、米国特許第３
７３５３６０号及び第３７７１１３７号に説明されてい
る。

【０００４】ストアイン型キャッシュは、記憶している
ラインが５種類の状態をとり得る。記憶しているライン
が無効である状態（Ｉと称する）、記憶しているライン
が有効且つ同一ラインが他プロセッサ私用キャッシュに
も存在且つメインメモリと一致している状態（ＳＵと称
する）、記憶しているラインが有効且つ同一ラインが他
プロセッサ私用キャッシュにも存在且つメインメモリと
一致していない状態（ＳＭと称する）、記憶しているラ
インが有効且つ同一ラインが他プロセッサ私用キャッシ
ュには存在せず且つメインメモリと一致している状態
（ＥＵと称する）、及び記憶しているラインが有効且つ
同一ラインが他プロセッサ私用キャッシュには存在せず
且つメインメモリと一致していない状態即ち唯一のライ
ンが自プロセッサ私用ストアインキャッシュ内に存在す
る状態（ＥＭと称する）の５種類である。

【０００５】ストアイン型キャッシュを用いる場合、他
プロセッサ私用のストアイン型キャッシュと自プロセッ
サ私用のストアイン型キャッシュとメインメモリとの記
憶の整合性（キャッシュコヒーレンシ）をどう維持すべ
きかという問題がある。この問題を解決する手法の一つ
に、無効型キャッシュプロトコロが考案されている。こ
の 無効型キャッシュプロトコロは、ＩＥＥＥ Ｐ８９
６．２規格で説明されている。

【０００６】本プロトコロは、プロセッサが書き込み動
作を行う際に、(i) 目標ラインが自プロセッサ私用キャ
ッシュにありＥＵまたはＥＭな状態であれば、他プロセ
ッサ私用キャッシュ及びメインメモリに対するアクセス
は一切行わず自プロセッサ私用キャッシュの目標ライン
に書き込みその状態をＥＭとし、(ii)目標ラインが自プ
ロセッサ私用キャッシュにありＳＵまたはＳＭな状態で
あれば、他プロセッサ私用キャッシュの同一ラインを無
効状態化する要求を行い且つ目標ラインに書き込みその
状態をＥＭとし、(iii) 目標ラインが自プロセッサ私用
キャッシュにない場合、他プロセッサ私用キャッシュあ
るいはメインメモリより目標ラインを読み込んでから書
き込みを行う。他プロセッサ私用キャッシュに目標ライ
ンが存在する場合、無効化要求を伴う読み出し要求を行
い、読み出した直後に他プロセッサ私用キャッシュの目
標ラインはＩ状態に変更されるよう制御される。他プロ
セッサ私用キャッシュにとって、前記無効化要求を伴う
読み出し要求に応じて読み出した目標ラインに誤りがあ
り、すでに、目標ラインの状態を無効化した後でその誤
りを指摘された場合、目標ラインの誤り対処のための再
度の読み出し要求は目標ラインが既に無効なので応じら
れない。

【０００７】上記の問題を含んだ従来のデータ処理装置
の一例を挙げると、任意の記憶素子と、この記憶素子を
ストアイン型キャッシュとして制御するキャッシュ制御
部と、このキャッシュ制御部を介して記憶素子とデータ
を授受することが可能な外部装置とで構成されるデータ
処理装置において、外部装置が、記憶素子に予め記憶さ
れていたＳＭまたはＥＭなデータを、無効化要求を伴う
読み出し要求にて読み出そうとするとき、キャッシュ制
御部が読み出しデータを読み出した直後この読み出しデ
ータの状態を無効化するため、読み出しデータを外部装
置に受信したあと外部装置がエラーを検出した場合にお
いて、記憶されている該読み出しデータを再度の読み出
し要求により読み出して正しいデータに置き換えること
ができなかった。

【０００８】他の従来のデータ処理装置においては、構
成は前記データ処理装置と同じであって、外部装置は、
前記無効化要求を伴う読み出し要求でデータ転送を行い
且つ該読み出しデータのエラーに対して再度読み出しに
よる修復を可能とするために、記憶素子に予め記憶され
ていたＥＭあるいはＳＭなデータをまず無効果要求を伴
わない読み出しにより読み出して、よって、キャッシュ
制御部は読み出しデータの状態をＳＭに変更し、次に、
外部装置が読み出しデータのエラーの有無を検出し、も
し、エラーが検出されない場合には読み出しデータ状態
に対する無効化要求をおこない、キャッシュ制御部はそ
の無効化要求によって、該読み出しデータの状態を無効
化（Ｉ）にし、もし、エラーが検出された場合には、再
度無効化要求を伴わない読み出し要求により読み出しデ
ータを読み出して修復していた。

【０００９】

【発明が解決しようとする課題】上述した従来のデータ
処理装置において、無効化要求を伴わない読み出し要求
中のエラーに対しては、何度でも読み出し動作が可能で
あるが、無効化要求を伴う読み出し要求中のエラーを検
出した場合は、読み出し動作のリトライができないた
め、データインテグリティを低下させる欠点を有し、ま
たは、リトライを可能にさせるため、無効化を伴う読み
出し要求を無効化を伴わない読み出し要求と無効化要求
の２つの要求を組み合わせることで実現するという、正
常時の読み出しの性能を劣化させる問題点を有してい
た。

【００１０】よって本発明の目的は、無効化要求を伴う
読み出し要求中のエラーを検出した場合において、読み
出し動作のリトライを、正常転送の性能を劣化させるこ
となく実行できるようにすることにある。

【００１１】

【課題を解決するための手段】本発明のストイン型キャ
ッシュを含むデータ処理装置は、任意の記憶素子と、該
記憶素子をストアイン型キャッシュとして制御するキャ
ッシュ制御部と、該キャッシュ制御部を介して該記憶素
子とデータを授受することが可能な外部装置とで構成さ
れ、該外部装置が該記憶素子に予め記憶されている有効
なデータを、該キャッシュ制御部が該有効なデータを読
み出した直後該有効なデータの状態を無効化する機能を
有した無効化要求を伴う読み出し要求にて読み出そうと
するデータ処理装置において、該外部装置にあって、該
キャッシュ制御部より受信したデータのエラーをチェッ
クしてエラーの有無を知らせる信号を発するチェッカ
と、受信データを格納する受信データバッファと、該記
憶素子から読み出されるデータが該キャッシュ制御部に
受信されると同時に受信し蓄積するリトライバッファ
と、該キャッシュ制御部と該受信データバッファとのデ
ータ転送の制御を行い、特に、該チェッカから受信デー
タのエラー有りの信号を受けた場合、該リトライバッフ
ァに蓄積されたデータを該受信データバッファに送信す
る制御を行う転送制御部と、該キャッシュ制御部から受
信データバッファへのデータパスとリトライバッファか
ら受信データバッファへのデータパスを該転送制御部の
指示のもとに選択をおおこなうセレクタとを有すること
を特徴とする。

【００１２】また本発明の他のデータ処理装置は、前述
のようなキャッシュ制御部が有効なデータを読み出した
直後該有効なデータの状態を無効化する機能を有した無
効化要求を伴う読み出し要求にて読み出そうとするデー
タ処理装置において、該キャッシュ制御部にあって、該
記憶素子から読み出されたデータを仲介する際に、エラ
ーをチェックしてエラーの有無を知らせる信号を発する
チェッカを有し、該外部装置にあっては、該記憶素子か
ら読み出されるデータが該キャッシュ制御部に受信され
ると同時に受信し蓄積するリトライバッファと、受信デ
ータを格納する受信データバッファと、該キャッシュ制
御部と該受信データバッファとのデータ転送の制御を行
い、該チェッカから受信データのエラー有りの信号を受
けた場合、該リトライバッファに蓄積されたデータを該
受信データバッファに送信する制御をおこなう転送制御
部と、該キャッシュ制御部から該受信データバッファへ
のデータパスと該リトライバッファから該受信データバ
ッファへのデータパスを該転送制御部の指示のもとに選
択をおこなうセレクタとを有することを特徴とする。

【００１３】更に本発明の別のデ−タ処理装置は、上記
の場合と同じ様なデータ処理装置において、該外部装置
にあって、ＦＩＦＯバッファのように一定データを蓄積
し且つデータを受信中に外部装置外部へとデータを送出
することが可能な受信データバッファと、送出する際に
データのエラーをチェックしてエラーの有無を知らせる
信号を発するチェッカと、該記憶素子から読み出される
データが該キャッシュ制御部に受信されると同時に受信
し蓄積するリトライバッファと、該キャッシュ制御部と
該受信データバッファとのデータ転送の制御を行い、該
チェッカより受信データのエラー有りの信号を受けた場
合、前記リトライバッファに蓄積されたデータを、該受
信データバッファに送信する制御を行う転送制御部と、
該キャッシュ制御部から該受信データバッファへのデー
タパスと該リトライバッファから該受信データバッファ
へのデータパスを該転送制御部の指示のもとに選択をお
こなうセレクタとを有することを特徴とする。

【００１４】

【実施例】図１は本発明の第１の実施例の構成を示すブ
ロック図である。このデータ処理装置の基本構成は、Ｓ
ＲＡＭに代表される記憶素子１０と、記憶素子１０をス
トアイン型キャッシュとして制御するキャッシュ制御部
２０と、外部装置３０とからなり、キャッシュ制御部２
０を介して記憶素子１０と外部装置３０の間でデータ転
送を行うと共に、バス１１９，外部装置３０，及び制御
装置２０を介して記憶素子１０と他装置４５の間でデー
タ転送を行うことができる。以下各構成要素の詳細及び
その動作を説明する。

【００１５】記憶素子１０は、キャッシュ制御部２０と
の間で、記憶素子読み出しまたは書き込みのタイミング
を指示する信号１０３と、読み出しまたは書き込みアド
レスを指示するアドレス信号１０５とを入力とし、該ア
ドレスに対応する記憶素子上のキャッシュ状態を示すタ
グ線の信号１０４を入出力し、データ線の信号１０６を
出力し、また外部装置３０との間で前記のデータ信号１
０６を出力するよう構成されている。

【００１６】キャッシュ制御部２０は、記憶素子１０を
ストアイン型キャッシュとして制御すべく、記憶素子へ
キャッシュアドレスの信号１０５及び上記の信号１０３
を出力し、記憶素子上にあるキャッシュタグの入出力の
信号１０４より該タグを入力または出力し、キャッシュ
の状態によりデータの読み出しまたは書き込み指示を行
い、とくに、無効化を伴う読み出し要求を行う場合、こ
の読み出し要求のアドレスに対応するタグをまず読み出
して、該タグに示されるデータの状態が唯一有効なデー
タである場合、次に該データを読み出し指示を行うため
信号１０５及び信号１０３を出力し、データを信号１０
６より入力し且つ制御部内データパス２５を介して外部
装置３０へ該データの信号１０２を出力し、最後に該デ
ータの状態を無効化するため信号１０４を出力するよう
構成されている。

【００１７】外部装置３０は、キャッシュ制御部２０を
介してくるデータ線の信号１０２と、その転送タイミン
グを制御するためキャッシュ制御部２０との間で信号１
０１（有効時“０”）を入出力する転送制御部５０と、
転送制御部５０の指示によりデータ線の信号１０２上の
データの誤りを検出しその旨を信号１１２として転送制
御部５０へ返すチェッカ（ＣＨＫ）４０と、記憶素子１
０と直接接続されるデータ線の信号１０６を入力とし転
送制御部５０からのラッチするタイミングの指示により
データをラッチするラッチ７０と、ラッチ７０の出力を
入力として、一回の読み出し要求により読み出されたデ
ータを蓄えることができるリトライバッファ６０と、こ
のリトライバッファ６０からのデータパスかまたは信号
１０２のデータパスかの選択を、転送制御部５０がエラ
ー検出の信号１１２によりＣＨＫ４０が誤りを検出した
旨を報告されたときに特定のタイミングで出力する指示
の信号１１０（デ−タパスセレクト信号）介して行い、
選択されたデータパス上のデータを出力するセレクタ８
０と、このセレクタ８０の出力を入力とし、転送されて
きたデータを、転送制御部５０から信号１０８によりセ
ットタイミングを指示されて格納とする受信バッファ９
０とから構成されている。上記の構成が従来のデータ処
理装置と異なる主要な点は、ＣＨＫ４０、セレクタ８
０、及びリトライバッファ６０が設けられていることで
ある。なおこのリトライバッファ６０は、外部装置３０
の内部にあることの制限はなく、外部装置３０の外部に
あってもよい。

【００１８】図２は上記の図１の実施例の制御動作を説
明する為のタイミング図である。この図２には、無効化
を伴う読み出し要求を行った際の記憶素子１０よりアド
レス＃１から＃８までに格納されたデータ１から１６ま
での１６個のデータを読み出し中にＣＨＫ４０でエラー
を検出した場合のタイミングが示されている。以下動作
の順序に従って説明する。

【００１９】(1) キャッシュ制御部２０は、記憶素子１
０に対して信号１０３のうち読み出しを示すＷＲを
“１”とし、読み出しタイミングを示すＣＯを“０”と
して、信号１０５に示すキャッシュアドレスを指示して
読み出しが行われ、信号１０６上にデータが現れる。

【００２０】(2) キャッシュ制御部２０は、外部装置３
０に対して信号１０６上のデータを制御部内データパス
２５を介してデータ信号１０２のＡＤに信号１０１のＶ
ａｌｉｄｏｕｔ“０”の間に特定のタイミングで送出す
る。

【００２１】(3) (1) の動作と同時に信号１０６上のデ
ータをラッチ７０に一度取り込み、信号１０７のリトラ
イバッファＳＥＴ信号で示されるタイミングでリトライ
バッファ６０に格納されていく。

【００２２】(4) 信号１０２上の読み出しデータは、Ｃ
ＨＫ４０にてエラーチェックタイミングの信号１０９が
“１”の期間の特定のタイミングでチェックされる。こ
の例では、データ５でエラーが検出されたため、検出エ
ラーを示す信号１１２が“１”となる。

【００２３】(5) １６個のデータがすべて記憶素子１０
より読み出された後、キャッシュ制御部２０は、記憶素
子上のキャッシュの状態を表すタグに対して無効状態を
記憶させるべく、読み出しタイミングを示すＣＯを
“１”且つ読み出しを示すＷＲを“０”且つＴＡＧアド
レス及び無効状態を出力する。

【００２４】(6) １６個のデータがすべて受信データバ
ッファに格納された後、転送制御部５０は、検出エラー
の信号１１２を見てエラーが報告されなければ、無効化
を伴う読み出し要求は終了する。

【００２５】１６個のデータがすべて受信データバッフ
ァ９０に格納された後、転送制御部５０に信号１１２の
エラーが報告された場合、リトライバッファ６０のある
データを受信データバッファ９０に再転送を行う。すな
わち、データパスのセレクトを行う信号１１０は“１”
となり、セレクタ８０はリトライバッファ６０側のデー
タパスを選択し、リトライバッファ６０の読み出し制御
を信号１０７のリトライＲｅａｄにより行い、受信デー
タバッファＳＥＴの信号１０８の制御で、リトライバッ
ファ６０より受信データバッファ９０に転送し、無効化
を伴う読み出し要求は終了する。なお図中を付したと
ころは、ＣＨＫ４０がデータ５のエラーを検出したこと
を示す記号である。

【００２６】図３は本発明の第２の実施例の構成を示す
ブロック図てある。図３を図１と比較すればすぐ分かる
ように、その構成及び動作に共通した部分が多い。よっ
て以下の説明は相違する点を中心にして行う。

【００２７】キャッシュ制御部２０内にはＣＨＫ２８が
備えられ、転送制御部５０からの検出エラークリアーの
タイミングの信号１１４の指示を受けて、制御部内デー
タパス２５を介するデータの誤りを検出し、誤りを検出
したとき“１”、誤りを検出しないとき“０”となる信
号１１３を発する。これは第１の実施例におけるＣＨＫ
４０に相当するものである。

【００２８】図４は第２の実施例のの制御動作を説明す
る為のタイミング図であり、前述のように第１の実施例
と相違する点についてのべる。この第２の実施例では、
第１の実施例の(4) に代わって、ＣＨＫ２８の誤り検出
結果の信号１１３が、(6) においてリトライバッファ６
０から受信バッファ９０への転送を促す契機となる。前
記転送終了とともに転送制御部５０は、ＣＨＫ２８に信
号１１３を“０”にするよう指示するクリアの信号１１
４を送出する。なお図中を付したところは、ＣＨＫ２
８がキャッシュ制御部２０を介しているデータ５または
６のエラーを検出したことを示している。

【００２９】図５は本発明の第３の実施例の構成を示す
図であるが、この場合も第２の実施例の場合と同じく第
１の実施例と相違する点についてのべる。

【００３０】受信データバッファ９０がＦＩＦＯのよう
にキャッシュ制御部２０からのデータ受信中に続けて他
装置４５に送出する場合であって、データの信号１１９
と転送制御部５０の指示するタイミングの信号１１５と
を入力とし、該データの誤りを検出するＣＨＫ９５を備
えている。信号１１８は、他装置で受信中に検出された
誤りをＣＨＫ９５に報告する信号（パス）であって、誤
り時“１”、誤りが無いとき“０”となる。ＣＨＫ９５
から転送制御部５０へ出力される信号１１６は、信号１
１８の値または信号１１９に誤りが検出された場合
“１”、誤りがないとき“０”となる信号である。

【００３１】図６は上記の第３お実施例の制御動作を説
明する為のタイミング図であるが、この場合も第１の実
施例と相違する点について説明する。

【００３２】第１の実施例における(2) に続いて、受信
データバッファ９０は他装置４５に対して信号１１９を
介してデータを転送する。その際に、データ１３で誤り
が発生しＣＨＫ９５でそれを検出あるいは他装置４５で
検出し、信号１１８を介してＣＨＫ９５に入力したこと
で転送制御部５０へその旨を知らせる。そして先の(6)
に続いて１６個のデータが転送を終了した後、転送制御
部５０に信号１１６が“１”という報告がされた場合、
転送制御部５０は、誤りがあったことによる再転送があ
る旨を他装置に知らせる。その後、リトライバッファ６
０のあるデータを受信バッファ９０に再転送を行う。す
なわち、データパスのセレクトを行う信号１１０は
“１”となり、セレクタ８０は、リトライバッファ６０
側のデータパスを選択し、リトライバッファの読み出し
制御を信号１０７のリトライＲｅａｄにより行い、受信
データバッファＳＥＴの制御で、リトライバッファ６０
より受信バッファ９０に転送し、さらに、受信バッファ
９０から他装置４５へ無効化を伴う読み出し要求は終了
する。

【００３３】

【発明の効果】以上説明したように本発明のデータ処理
装置は、ＣＨＫ、リトライバッファ、及びセレクタを設
けることにより、ストアイン型キャッシュへの無効化要
求を伴う読み出し要求を、正常転送の性能を劣化させず
にリトライすることができ、データインテグリティを向
上させる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】第１の実施例のタイミング図である。

【図３】本発明の第２の実施例の構成を示すブロック図
である。

【図４】第２の実施例のタイミング図である。

【図５】本発明の第３の実施例の構成を示すブロック図
である。

【図６】第３の実施例のタイミング図である。

【符号の説明】

１０ 記憶素子 ２０ キャッシュ制御部 ２５ 制御部内データパス ２８ ＣＨＫ（チェッカ） ３０ 外部装置 ４０ ＣＨＫ（チェッカ） ４５ 他装置 ５０ 転送制御部 ６０ リトライバッファ ７０ ラッチ ８０ セレクタ ９０ 受信データバッファ ９５ ＣＨＫ（チェッカ）

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 任意の記憶素子と、該記憶素子をストア
   イン型キャッシュとして制御するキャッシュ制御部と、
   該キャッシュ制御部を介して該記憶素子とデータを授受
   することが可能な外部装置とで構成され、該外部装置が
   該記憶素子に予め記憶されている有効なデータを、該キ
   ャッシュ制御部が該有効なデータを読み出した直後該有
   効なデータの状態を無効化する機能を有した無効化要求
   を伴う読み出し要求にて読み出そうとするデータ処理装
   置において、 該外部装置にあって、該キャッシュ制御部より受信した
   データのエラーをチェックしてエラーの有無を知らせる
   信号を発するチェッカと、 受信データを格納する受信データバッファと、 該記憶素子から読み出されるデータが該キャッシュ制御
   部に受信されると同時に受信し蓄積するリトライバッフ
   ァと、 該キャッシュ制御部と該受信データバッファとのデータ
   転送の制御を行い、特に、該チェッカから受信データの
   エラー有りの信号を受けた場合、該リトライバッファに
   蓄積されたデータを該受信データバッファに送信する制
   御を行う転送制御部と、 該キャッシュ制御部から受信データバッファへのデータ
   パスとリトライバッファから受信データバッファへのデ
   ータパスを該転送制御部の指示のもとに選択をおおこな
   うセレクタとを有することを特徴とするストアイン型キ
   ャッシュを含むデータ処理装置。
2. 【請求項２】 任意の記憶素子と、該記憶素子をストア
   イン型キャッシュとして制御するキャッシュ制御部と、
   該キャッシュ制御部を介して該記憶素子とデータを授受
   することが可能な外部装置とで構成され、該外部装置が
   該記憶素子に予め記憶されている有効なデータを、該キ
   ャッシュ制御部が該有効なデータを読み出した直後該有
   効なデータの状態を無効化する機能を有した無効化要求
   を伴う読み出し要求にて読み出そうとするデータ処理装
   置において、 該キャッシュ制御部にあって、該記憶素子から読み出さ
   れたデータを仲介する際に、エラーをチェックしてエラ
   ーの有無を知らせる信号を発するチェッカを有し、 該外部装置にあっては、該記憶素子から読み出されるデ
   ータが該キャッシュ制御部に受信されると同時に受信し
   蓄積するリトライバッファと、 受信データを格納する受信データバッファと、 該キャッシュ制御部と該受信データバッファとのデータ
   転送の制御を行い、該チェッカから受信データのエラー
   有りの信号を受けた場合、該リトライバッファに蓄積さ
   れたデータを該受信データバッファに送信する制御をお
   こなう転送制御部と、 該キャッシュ制御部から該受信データバッファへのデー
   タパスと該リトライバッファから該受信データバッファ
   へのデータパスを該転送制御部の指示のもとに選択をお
   こなうセレクタとを有することを特徴とするストアイン
   型キャッシュを含むデータ処理装置。
3. 【請求項３】 任意の記憶素子と、該記憶素子をストア
   イン型キャッシュとして制御するキャッシュ制御部と、
   該キャッシュ制御部を介して該記憶素子とデータを授受
   することが可能な外部装置とで構成され、該外部装置が
   該記憶素子に予め記憶されている有効なデータを、該キ
   ャッシュ制御部が該有効なデータを読み出した直後該有
   効なデータの状態を無効化する機能を有した無効化要求
   を伴う読み出し要求にて読み出そうとするデータ処理装
   置において、 該外部装置にあって、ＦＩＦＯバッファのように一定デ
   ータを蓄積し且つデータを受信中に外部装置外部へとデ
   ータを送出することが可能な受信データバッファと、 送出する際にデータのエラーをチェックしてエラーの有
   無を知らせる信号を発するチェッカと、 該記憶素子から読み出されるデータが該キャッシュ制御
   部に受信されると同時に受信し蓄積するリトライバッフ
   ァと、 該キャッシュ制御部と該受信データバッファとのデータ
   転送の制御を行い、該チェッカより受信データのエラー
   有りの信号を受けた場合、前記リトライバッファに蓄積
   されたデータを、該受信データバッファに送信する制御
   を行う転送制御部と、 該キャッシュ制御部から該受信データバッファへのデー
   タパスと該リトライバッファから該受信データバッファ
   へのデータパスを該転送制御部の指示のもとに選択をお
   こなうセレクタとを有することを特徴とするストアイン
   型キャッシュを含むデータ処理装置。