JPH1165929A

JPH1165929A - バスブリッジ回路

Info

Publication number: JPH1165929A
Application number: JP9229899A
Authority: JP
Inventors: Kazuhide Koizumi; 和秀小泉
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1997-08-26
Filing date: 1997-08-26
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】バスブリッジ回路のタグメモリに対するタグ
情報退避バッファを備え、ＣＰＵの処理性能を向上させ
ることを目的とする。【解決手段】タグヒット判定回路１６０２の判定結果
がミスでタグ索引データ出力パス１０７のステータスの
結果がダーティ、タグ索引コマンドパス１０６Ｚからの
コマンドがブロックリードであった場合に、格納指示回
路１６０３から格納指示パス１１２を通してタグ情報退
避バッファ１６０５に対して格納指示を行う。タグ情報
退避バッファ１６０５は、タグメモリ１６０１からの索
引データを格納する。タグ情報退避バッファ１６０５に
アドレス、ステータスが退避されている時に索引が行わ
れた場合には、タグ索引結果出力パス１０８および退避
タグ索引結果出力パス１０９の両方の索引結果がヒット
判定出力回路１６０７において反映される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バスブリッジ回路
に関し、特に複数の共有バス間でデータの一貫性を保持
することができるマルチプロセッサシステムに適用され
るバスブリッジ回路に関する。

【０００２】

【従来の技術】従来の技術として、たとえば、「特開平
８−１６４７５号公報」記載の技術がある。図９は、複
数の共有バスを用いてデータの一貫性を保持するバスブ
リッジ回路を有するマルチプロセッサシステムを示すブ
ロック図である。図９を参照すると、このマルチプロセ
ッサシステムのバスブリッジ回路４０７、５０７は、ロ
ーカル共有バス４０６、５０６およびシステム共有バス
６００からのリクエストに対して、プロセッサ４０１、
４０２、５０１、５０２のキャッシュメモリ４０３、４
０４、５０３、５０４のタグ情報４０８、４０９、５０
８、５０９をシュミレートする手段４１０、５１０をも
ち、またこのシュミレートした情報をもとにローカルメ
モリ４０５、５０５に対して、メモリ抑止を行うための
専用の信号４１８、５１８を出力する手段４１５、５１
５を持ち、かつ、キャッシュメモリ４０３、４０４、５
０３、５０５に対してスヌープ動作を行う必要があるこ
とを示すスヌープ要求信号４１６、４１７、５１６、５
１７を出力する手段４１４、５１４を持っている。

【０００３】

【発明が解決しようとする課題】上述した従来の技術の
第１の問題点は、プロセッサにおいて同一セットアドレ
スに対する、キャッシュミスによるブロックリードとキ
ャッシュ内のデータをメモリに待避させるスワップ動作
によるブロックライトが同時に発生した場合に、リプラ
イを伴うブロックリードより先にスワップによるブロッ
クライトを行わなければならないため、性能が悪化する
ことである。

【０００４】その理由は、バスブリッジ回路において各
プロセッサに対応したタグメモリのみしか備えていない
ため、前記同一セットアドレスに対してブロックライト
より先にブロックリードを実行するとタグメモリの情報
を不正に書き換えてしまい、その結果ステータス不正と
なり階層構造をもつコンピュータシステムのコヒーレン
シを維持できなくなるからである。

【０００５】本発明の目的は、キャッシュおよびリクエ
ストバッファ、ブロックライトバッファをもつプロセッ
サユニットが複数接続されているバス（ローカル共有バ
ス）と、複数のメモリユニットが接続されているバス
（グローバル共有バス）とが、キャッシュ（アドレス）
の一部のコピーをもとにキャッシュ状態をシミュレート
する手段（タグメモリ）を有するバスブリッジ回路を介
して接続される階層バス方式のマルチプロセッサシステ
ムにおいて、バスブリッジ回路でタグ情報を一時的に退
避することができるタグ情報退避バッファを持つこと
で、プロセッサにおいて同一セットアドレスに対するキ
ャッシュミスによるブロックリード命令と、スワップに
よるブロックライト命令が同時発生した場合において
も、ブロックライトに先行してリプライを伴うブロック
リードを発行することを可能とさせることで、プロセッ
サの性能を向上させることである。

【０００６】

【課題を解決するための手段】本発明の第１のバスブリ
ッジ回路は、複数のキャッシュを持つＣＰＵが接続され
ているローカル共有バスと、少なくとも１以上のメモリ
装置が接続されているグローバル共有バスとを接続する
バスブリッジ回路であって、前記キャッシュの複製であ
りアドレスおよび前記キャッシュのステータスに対応す
るタグステータスを保持するタグメモリと、前記タグメ
モリの索引結果がミスでかつ前記タグステータスがダー
ティーである場合にアドレスおよび前記タグステータス
を格納するタグ情報待避バッファと、前記タグメモリお
よび前記タグ情報待避バッファからの索引結果とタグス
テータスとから索引結果とタグステータスとを選択する
ヒット判定出力回路と、前記ヒット判定出力回路からの
索引結果およびタグステータスに基づいて前記ローカル
共有バスへのコマンドの送出を決定するコマンド変更回
路とを有する。

【０００７】本発明の第２のバスブリッジ回路は、前記
第１のバスブリッジ回路であって、（ａ）前記タグメモ
リの索引結果によりヒットを判定するタグヒット判定回
路と、（ｂ）前記タグ情報退避の索引結果によりヒット
を判定する退避タグヒット判定回路と、（ｃ）前記ロー
カル共有バスからのコマンドがブロックリードで、前記
タグヒット判定回路における判定結果がミスで、かつ、
前記タグメモリからのステータスがダーティであった場
合に、前記タグ情報退避バッファに対して前記タグメモ
リからの内容を格納するための格納指示を与える格納指
示回路と、（ｄ）前記ローカル共用バスからのコマンド
がブロックライトで、かつ、前記退避タグヒット判定回
路における判定結果がヒットである場合に、前記タグ情
報退避バッファに対してステータスの有効ビットを無効
化するための無効化指示を与える無効化指示回路と、
（ｅ）前記タグメモリおよび前記タグ情報待避バッファ
からの索引結果の論理和と、前記タグメモリおよび前記
タグ情報待避バッファからのタグステータスのうち、索
引結果がヒットである方のタグステータスを選択する前
記ヒット判定出力回路と、（ｆ）前記ヒット判定出力回
路からの索引結果がヒットでかつ、タグステータスがダ
ーティーである場合に前記ローカル共有バスに対してコ
マンドの送出を行う前記コマンド変更回路と、を有す
る。

【０００８】本発明の第３のバスブリッジ回路は、前記
第１または第２のバスブリッジ回路であって、前記タグ
メモリが前記ローカル共有バスからの上位アドレスおよ
びステータスを格納し、前記タグ待避バッファが、前記
タグメモリからの上位アドレスおよびステータスと、前
記ローカル共有バスからの下位アドレスとを格納する。

【０００９】本発明の第４のバスブリッジ回路は、前記
第１、第２または第３のバスブリッジ回路であって、前
記タグメモリおよび前記タグ待避バッファに格納される
ステータスが、格納されているタグデータが有効である
ことを示すＶビットと、システム内で唯一であり排他的
であることを示すＥビットと、すでに更新されてダーテ
ィであることを示すＤビットとから構成されることを特
徴とする請求項１、２、または３記載のバスブリッジ回
路。

【００１０】［作用］バスブリッジ回路内のタグメモリ
回路（図１：１６０）においては、タグヒット判定回路
（図２：１６０２）の判定結果がミスで、タグ索引デー
タ出力パス（図２：１０７）のステータスの結果がダー
ティ（図４：Ｄ）で、タグ索引コマンドパス（図２：１
０６Ｚ）からのコマンドがブロックリード（図３：ＳＢ
Ｒ、ＥＢＲ）であった場合に、格納指示回路（図２：１
６０３）から格納指示パス（図２：１１２）を介してタ
グ情報退避バッファ（図２：１６０５）に対して格納指
示を行う。格納指示を受けたタグ情報退避バッファ（図
２：１６０５）は、タグメモリ（図２：１６０１）から
の索引データ（アドレス、ステータス）をタグ索引デー
タ出力パス（図２：１０７）より格納する。タグ情報退
避バッファ（図２：１６０５）にアドレス、ステータス
が退避されている時にタグ索引パス（図２：１０６）に
より索引が行われた場合には、タグ索引結果出力パス
（図２：１０８）および退避タグ索引結果出力パス（図
２：１０９）の両方の索引結果がヒット判定出力回路
（図２：１６０７）において反映される。またタグ索引
コマンドパス（図２：１０６Ｚ）からのコマンドがブロ
ックライト（図３：ＢＷ）でかつ退避タグヒット判定回
路（図２：１６０６）の判定結果がヒットした場合に
は、無効化指示回路（図２：１６０４）から無効化指示
パス（図２：１１３）を介してタグ情報退避バッファ
（図２：１６０５）に対して無効化指示を行う。無効化
指示を受けたタグ情報退避バッファ（図２：１６０５）
は格納してあるステータス情報のＶビット（図６：Ｖ）
を無効にする。

【００１１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の実施
の形態が適用される情報処理装置のブロック図である。
図１を参照すると、この情報処理装置は、ＣＰＵ２０〜
ＣＰＵ２０ｎと、バスブリッジ回路１０と、ＣＰＵ２０
〜ＣＰＵ２０ｎおよびローカルバスブリッジ回路１０を
接続するローカル共有バス４０と、メインメモリ３０
と、バスブリッジ回路１０およびメインメモリ３０を接
続するグローバル共有バス５０と、ＣＰＵ２０〜ＣＰＵ
２０ｎと同等のＣＰＵ６０〜ＣＰＵ６０ｎと、ローカル
共有バス４０と同等のローカル共有バス４０ａと、バス
ブリッジ回路１０と同等のバスブリッジ回路１０ａとか
ら構成される。全てのＣＰＵ２０〜ＣＰＵ２０ｎ、ＣＰ
Ｕ６０〜ＣＰＵ６０ｎは、それぞれバスブリッジ回路１
０、バスブリッジ回路１０ａを介して、メインメモリ３
０を共有している。

【００１２】また、ＣＰＵ２０（２０ｎまで）は、プロ
セッサ２０１と、キャッシュ２０２と、ブロックライト
バッファ２０３と、リクエストバッファ２０４とを備え
ている。

【００１３】また、バスブリッジ回路１０は、ローカル
共有バス４０、グローバル共有バス５０からのリクエス
トを入力するローカル共有バス４０からのパス１０３お
よびグローバル共有バス５０からのパス１０４に接続さ
れたメインパイプレジスタ部１２０と、メインパイプレ
ジスタ部１２０からタグ索引パス１０６により接続され
るタグメモリ回路１６０と、タグメモリ回路１６０から
のタグ索引データ出力パス１０７に接続されたタグ更新
回路１５０と、タグメモリ回路１６０からの索引結果が
載せられるヒット判定結果出力パス１１１に接続される
コマンド変更回路１３０と、コマンド変更回路１３０か
らのコマンド出力パス１０５に接続されるローカル共有
バスリクエストバッファ１７０およびグローバル共有バ
スリクエストバッファ１４０とを備えている。また、タ
グ更新回路１５０からのタグ入力データパス１１０はタ
グメモリ回路１６０にも接続されている。

【００１４】図２はタグメモリ回路１６０の詳細ブロッ
ク図である。図２を参照すると、タグメモリ回路１６０
は、タグを保持するタグメモリ１６０１と、タグ索引パ
ス１０６から上位アドレス（キーアドレス）を伝えるタ
グ索引上位アドレスパス１０６Ｙとタグメモリ１６０１
からのタグ索引データ出力パス１０７とを入力とするタ
グヒット判定回路１６０２と、タグ情報退避バッファ１
６０５と、タグ情報退避バッファ１６０５からの退避タ
グ出力データパス１１４およびタグ索引パス１０６を入
力とする退避タグヒット判定回路１６０６と、タグ索引
パス１０６のコマンドを伝えるタグ索引コマンドパス１
０６Ｚおよびタグヒット判定回路１６０２からのタグ索
引結果出力パス１０８およびタグメモリ１６０１からの
タグ索引データ出力パス１０７を入力とする格納指示回
路１６０３と、タグ索引コマンドパス１０６Ｚおよび退
避タグヒット判定回路１６０６からの退避タグ索引結果
出力パス１０９を入力とする無効化指示回路１６０４と
を備える。また、格納指示回路１６０３および無効化指
示回路１６０４は、各々格納指示パス１１２および無効
化指示パス１１３により、タグ情報退避バッファ１６０
５に接続される。

【００１５】図３はローカル共有バス４０およびグロー
バル共有バス５０に発行されるコマンドの一覧を示す説
明図である。図３を参照すると、ＳＢＲ（共有リード）
コマンドはキャッシュ２０２と共にメインメモリ３０に
登録するリード系コマンド、ＥＢＲ（排他リード）はキ
ャッシュ２０２のみに登録するリード系コマンド、ＢＷ
（ブロックライト）はキャッシュ２０２のＤ（ダーテ
ィ）ブロックをメインメモリ３０に登録するライトコマ
ンド、ＩＮＶ（無効化要求）コマンドはキャッシュ２０
２に登録されているデータを無効化するコマンドであ
る。

【００１６】図４は、キャッシュ２０２のキャッシュス
テータスとタグメモリ１６０１内でとりうるタグステー
タスの対応一覧を示す説明図である。図４を参照する
と、キャッシュステータスはＤＥ（排他ダーティ：シス
テム内で唯一登録されている）、ＤＳ（共有ダーティ：
単一のバス系内でのみ登録されている）、Ｃ（クリー
ン：システム内で複数登録されている）、Ｉ（インバリ
ッド：無効）のステータスをとり、タグステータスはＤ
（ダーティ：単一のバス系内で登録されている）、ＣＥ
（排他クリーン：メモリおよび単一のバス系内に登録さ
れている）、ＣＳ（共有クリーン：メモリおよび複数の
バス系内に登録されている）、Ｉ（インバリッド：無
効）のステータスをとる。

【００１７】図５は図３のコマンドによるタグステータ
スの状態遷移を表すタグステータス状態遷移図である。

【００１８】図６はタグメモリ１６０１のフォーマット
図である。図６を参照すると、このフォーマットは上位
アドレス（ａ）（キーアドレス）とステータスとから構
成される。ステータスのＶビットは格納してあるタグデ
ータが有効であることを表し、Ｅビットは排他的である
ことを表し、Ｄビットはダーティであることを表す。

【００１９】図７はタグ情報退避バッファのフォーマッ
ト図である。図７を参照すると、このフォーマットは、
上位アドレス（ａ）（キーアドレス）と下位アドレス
（ｂ）（セットアドレス）とステータスとから構成され
る。ステータスの内容は図６と同一である。

【００２０】図８は図４のタグステータスと図６のステ
ータスとの対応を示す対応図である。図８を参照する
と、各タグステータスＣＳ、ＣＥ、Ｄ、Ｉとステータス
Ｖ、Ｅ、Ｄとの対応は、ＣＳ：（Ｖ＝１、Ｅ＝０、Ｄ＝
０）、ＣＥ：（Ｖ＝１、Ｅ＝１、Ｄ＝０）、Ｄ：（Ｖ＝
１、Ｅ＝１、Ｄ＝１）、Ｉ：（Ｖ＝０、Ｅ＝０、Ｄ＝
０）である。

【００２１】次に本発明の実施の形態の動作について図
面を参照して説明する。ＣＰＵ２０のキャッシュ２０２
のアドレスａ＋ｂにおいてキャッシュミスが発生しスワ
ップによるブロックライトとブロックリードが同時に発
生した場合について説明する。ＣＰＵ２０では前記状態
のときブロックライトコマンドがブロックライトバッフ
ァ２０３に格納され、ブロックリードコマンドはリクエ
ストバッファ２０４に格納される。

【００２２】ＣＰＵ２０はリプライを伴うブロックリー
ド命令をブロックライトに先行してローカル共有バス４
０に発行する。バスブリッジ回路１０では受け取ったブ
ロックリードをローカル共有バス４０からのパス１０３
を介してメインパイプレジスタ部１２０に転送すると同
時にタグ索引パス１０６よりアドレス、コマンドをタグ
メモリ回路１６０に送出する。タグ索引下位アドレスパ
ス１０６Ｘからのアドレスｂによりタグメモリ１６０１
のデータがタグ索引データ出力パス１０７より出力され
る。前記出力データ内の上位アドレス（アドレスｃ）
と、タグ索引上位アドレスパス１０６Ｙからのアドレス
ａとを比較し、タグヒット判定回路１６０２でヒット判
定を行う。

【００２３】このとき格納指示回路１６０３においてタ
グ索引コマンドパス１０６Ｚからのコマンドがブロック
リード、タグ索引結果出力パス１０８からの判定結果が
ミス、かつ、タグ索引データ出力パス１０７からのステ
ータスがダーティ（Ｄ）が検出された場合に格納指示パ
ス１１２よりタグ情報退避バッファ１６０５に対して格
納指示が与えられる。

【００２４】格納指示を受けたタグ情報退避バッファ１
６０５はタグ索引データ出力パス１０７からの上位アド
レス（アドレスｃ）と、ステータス（Ｄ）と、タグ索引
下位アドレスパス１０６Ｘからの下位アドレス（アドレ
スｂ）とを格納する。この状態においてグローバル共有
バス５０からアドレスｃ＋ｂに対してリクエストが発行
された場合には、バスブリッジ回路１０においてはグロ
ーバル共有バス５０からのパス１０４よりメインパイプ
レジスタ部１２０にグローバル共有バス５０からのコマ
ンド、アドレスを転送するとともにタグ索引パス１０６
へアドレス、コマンドを送出する。

【００２５】タグメモリ１６０１およびタグ情報退避バ
ッファ１６０５の索引は、タグヒット判定回路１６０２
と退避タグヒット判定回路１６０６で同時に行われる。
各々の判定結果はタグ索引結果出力パス１０８および退
避タグ索引結果出力パス１０９よりヒット判定出力回路
１６０７に送られる。ヒット判定出力回路１６０７で
は、タグヒット判定回路１６０２および待避タグヒット
判定回路１６０６からのタグ索引結果の論理和を作成
し、また、タグ索引結果がヒットであった方のタグステ
ータスを選択し、ヒット判定結果出力パス１１１を通じ
てコマンド変更回路１３０に送出する。コマンド変更回
路１３０では受けたタグの索引結果がヒットでかつダー
ティー（Ｄ）であると、ローカル共有バス４０へのコマ
ンドの送出を行う。

【００２６】この後ＣＰＵ２０においてブロックライト
命令が発行される。ローカル共有バス４０にアドレスｃ
＋ｂのブロックライトが発行されると、バスブリッジ回
路１０ではローカル共有バス４０からのパス１０３より
メインパイプレジスタ部１２０にブロックライトを転送
すると同時にタグ索引パス１０６にアドレス、コマンド
を送出する。無効化指示回路１６０４ではタグ索引コマ
ンドパス１０６Ｚからのコマンドがブロックライトで、
退避タグ索引結果１０９からの索引結果がヒットだった
場合には無効化指示パス１１３を介してタグ情報退避バ
ッファ１６０５に無効化指示を与える。

【００２７】無効化指示を受けたタグ情報退避バッファ
１６０５ではステータスのＶビットを無効化する。な
お、この例では１つのタグ情報退避バッファ１６０５で
示したが、Ｎ個のタグ情報退避バッファ１６０５を設け
ることでブロックライトに先行するＮ個のブロックリー
ド（ＳＢＲ、ＥＢＲ）に対応することができる。

【００２８】

【発明の効果】第１の効果は、プロセッサにおいてキャ
ッシュミスによるブロックリードとスワップによるブロ
ックライトが同時に発生した場合にも、ブロックライト
に先行してブロックリードを発行することが可能であ
り、これによりプロセッサにおいては必要なリプライを
早く手に入れることができ、性能の向上が達成できるこ
とである。その理由は、バスブリッジ回路内のタグメモ
リ回路においてタグメモリの内容を一時的に退避させる
ことができるタグ情報退避バッファを設けたため、スワ
ップ対象のタグメモリのデータを一時的に保存するよう
に構成したからである。

【００２９】第２の効果は、タグ情報待避バッファにス
ワップ対象のタグメモリのデータが一時的に保存されて
いる状態でグローバル共有バスにリクエストが発行され
た場合においても、タグ索引結果にタグ情報待避バッフ
ァのダーティーステータスを反映させることでローカル
共有バスにリクエストを上げることができるので、コン
ピュータシステム全体のコヒーレンシを維持することが
可能となることである。その理由は、タグ情報退避バッ
ファにダーティステータスのタグメモリ情報が格納され
ている場合のタグ索引においても、タグ情報退避バッフ
ァの索引結果を反映できるからである。

【図面の簡単な説明】

【図１】本発明の実施の形態が適用される情報処理装置
のブロック図である。

【図２】本発明の実施の形態のタグメモリ回路の詳細ブ
ロック図である。

【図３】ローカル共有バスおよびグローバル共有バスに
発行されるコマンドの一覧を示す説明図である。

【図４】キャッシュステータスとタグステータスの対応
一覧を示す説明図である。

【図５】タグステータスの状態遷移を表すタグステータ
ス状態遷移図である。

【図６】タグメモリのフォーマット図である。

【図７】タグ情報退避バッファのフォーマット図であ
る。

【図８】図４のタグステータスと図６の各ステータスと
の対応を示す対応図である。

【図９】従来の技術を示すブロック図である。

【符号の説明】

１０バスブリッジ回路２０ＣＰＵ３０メインメモリ４０ローカル共有バス５０グローバル共有バス６０ＣＰＵ１０３パス１０４パス１０５コマンド出力パス１０６タグ索引パス１０６Ｘタグ索引下位アドレスパス１０６Ｙタグ索引上位アドレスパス１０６Ｚタグ索引コマンドパス１０７タグ索引データ出力パス１０８タグ索引結果出力パス１０９退避タグ索引結果出力パス１１０タグ入力データパス１１１ヒット判定結果出力パス１１２格納指示パス１１３無効化指示パス１１４退避タグ出力データパス１２０メインパイプレジスタ部１３０コマンド変更回路１４０グローバル共有バスリクエストバッファ１５０タグ更新回路１６０タグメモリ回路１７０ローカル共有バスリクエストバッファ２０１プロセッサ２０２キャッシュ２０３ブロックライトバッファ２０４リクエストバッファ１６０１タグメモリ１６０５タグ情報退避バッファ１６０７ヒット判定出力回路１６０２タグヒット判定回路１６０６退避タグヒット判定回路１６０３格納指示回路１６０４無効化指示回路

Claims

【特許請求の範囲】

【請求項１】複数のキャッシュを持つＣＰＵが接続さ
れているローカル共有バスと、少なくとも１以上のメモ
リ装置が接続されているグローバル共有バスとを接続す
るバスブリッジ回路であって、前記キャッシュの複製で
ありアドレスおよび前記キャッシュのステータスに対応
するタグステータスを保持するタグメモリと、前記タグ
メモリの索引結果がミスでかつ前記タグステータスがダ
ーティーである場合にアドレスおよび前記タグステータ
スを格納するタグ情報待避バッファと、前記タグメモリ
および前記タグ情報待避バッファからの索引結果とタグ
ステータスとから索引結果とタグステータスとを選択す
るヒット判定出力回路と、前記ヒット判定出力回路から
の索引結果およびタグステータスに基づいて前記ローカ
ル共有バスへのコマンドの送出を決定するコマンド変更
回路と、を有することを特徴とするバスブリッジ回路。
【請求項２】（ａ）前記タグメモリの索引結果によりヒ
ットを判定するタグヒット判定回路と、（ｂ）前記タグ
情報退避の索引結果によりヒットを判定する退避タグヒ
ット判定回路と、（ｃ）前記ローカル共有バスからのコ
マンドがブロックリードで、前記タグヒット判定回路に
おける判定結果がミスで、かつ、前記タグメモリからの
ステータスがダーティであった場合に、前記タグ情報退
避バッファに対して前記タグメモリからの内容を格納す
るための格納指示を与える格納指示回路と、（ｄ）前記
ローカル共用バスからのコマンドがブロックライトで、
かつ、前記退避タグヒット判定回路における判定結果が
ヒットである場合に、前記タグ情報退避バッファに対し
てステータスの有効ビットを無効化するための無効化指
示を与える無効化指示回路と、（ｅ）前記タグメモリお
よび前記タグ情報待避バッファからの索引結果の論理和
と、前記タグメモリおよび前記タグ情報待避バッファか
らのタグステータスのうち、索引結果がヒットである方
のタグステータスを選択する前記ヒット判定出力回路
と、（ｆ）前記ヒット判定出力回路からの索引結果がヒ
ットでかつ、タグステータスがダーティーである場合に
前記ローカル共有バスに対してコマンドの送出を行う前
記コマンド変更回路と、を有することを特徴とする請求
項１記載のバスブリッジ回路。
【請求項３】前記タグメモリが前記ローカル共有バス
からの上位アドレスおよびステータスを格納し、前記タ
グ待避バッファが、前記タグメモリからの上位アドレス
およびステータスと、前記ローカル共有バスからの下位
アドレスとを格納することを特徴とする請求項１または
２記載のバスブリッジ回路。
【請求項４】前記タグメモリおよび前記タグ待避バッ
ファに格納されるステータスが、格納されているタグデ
ータが有効であることを示すＶビットと、システム内で
唯一であり排他的であることを示すＥビットと、すでに
更新されてダーティであることを示すＤビットとから構
成されることを特徴とする請求項１、２、または３記載
のバスブリッジ回路。