JP2002116954A

JP2002116954A - キャッシュシステム

Info

Publication number: JP2002116954A
Application number: JP2000305862A
Authority: JP
Inventors: Shiyouki Murakami; 祥基村上; Masaru Koyanagi; 勝小柳; Hideya Akashi; 英也明石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-10-05
Filing date: 2000-10-05
Publication date: 2002-04-19
Anticipated expiration: 2020-10-05
Also published as: US6839806B2; JP3732397B2; US20020042860A1

Abstract

(57)【要約】【課題】キャッシュタグメモリに対するアクセスレイ
テンシを軽減し、コンピュータシステムのトランザクシ
ョン処理に要するレイテンシの削減を図る。【解決手段】キャッシュタグメモリ２６０の一部を格
納するキャッシュタグバッファ２７０を用意する。キャ
ッシュ制御回路２８０は、プロセッサ１０からメモリ処
理要求が発行された際に、キャッシュタグメモリ２６０
とキャッシュタグバッファ２７０の両方を検索し、キャ
ッシュタグバッファ２７０に目的のキャッシュブロック
が存在する場合、キャッシュタグメモリ２６０の検索結
果を待たずに、該キャッシュブロックの情報を使用して
キャッシュデータメモリ２５０をアクセスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュメモリを
備えるコンピュータシステムに関し、特にキャッシュメ
モリに対するアクセスを高速化するのに好適なキャッシ
ュシステムに関する。

【０００２】

【従来の技術】近年、プロセッサの動作周波数が急速に
高くなるのに伴い、コンピュータシステム全体の処理時
間に対するメモリアクセスレイテンシの占める割合がま
すます大きくなってきた。従来からメモリアクセスレイ
テンシの削減のために取られてきた手法としてキャッシ
ュメモリを設けることが一般的であった。最も一般的な
キャッシュメモリは、タグ及びタグに付加された有効ビ
ットを含むキャッシュタグメモリ、メモリメインメモリ
のデータの一部を保持するキャッシュデータメモリから
構成される。キャッシュメモリの構成要素の一つである
キャッシュタグメモリは、キャッシュデータメモリが保
持するメインメモリ内のデータの位置を示す情報（タ
グ）を格納し、キャッシュヒット判定を行うために用い
られる。現在ではＬＳＩの集積度が向上し、又製造にか
かるコストが低くなっているため、コンピュータシステ
ムにおけるキャッシュメモリの容量が増大し、それに伴
ないキャッシュタグメモリの容量も増大している。

【０００３】キャッシュタグメモリの容量の増大は、キ
ャッシュアクセスレイテンシに影響を及ぼす。キャッシ
ュタグメモリの容量がＬＳＩ内で実装できる大きさを超
えると、ＬＳＩの外部にキャッシュタグメモリを置くこ
とになり、このことはＬＳＩ外部遅延のためキャッシュ
アクセスレイテンシの増加を招く。従って、増大したキ
ャッシュタグメモリに対するアクセスレイテンシを削減
することが、コンピュータシステムにおける性能向上の
課題の一つと言える。

【０００４】コンピュータシステムにおいて、キャッシ
ュタグメモリに対するアクセスを最適化し性能向上を行
っている従来技術としては、例えば、特開平９−２９３
０６０号公報がある。この従来技術では、複数のプロセ
ッサがキャッシュシステムを介してメインメモリを共有
するマルチプロセッサシステムにおいて、各キャッシュ
システム内に、他キャッシュシステムから発行されたア
ドレス履歴を保持し、他キャッシュシステムから通知さ
れたアドレスがアドレス履歴に保持されている場合、キ
ャッシュタグメモリへの不要なアクセスを抑止するコヒ
ーレンシトランザクションヒストリ制御回路を用意し
て、キャッシュコヒーレンシ制御のためのキャッシュメ
モリ状態判定処理の効率化を図っている。

【０００５】一般にキャッシュタグメモリでは、キャッ
シュコヒーレンシ制御のために、キャッシュブロックの
状態を「Ｍｏｄｉｆｉｅｄ」（変更済み）、「Ｅｘｃｌ
ｕｓｉｖｅ」（排他的）、「Ｓｈａｒｅｄ」（共有）、
「Ｉｎｖａｌｉｄ」（無効）の４状態（ＭＥＳＩアルゴ
リズム）で管理している。「Ｉｎｖａｌｉｄ」（Ｉ）
は、当該キャッシュブロックに有効なデータが入ってい
ないことを示している。「Ｓｈａｒｅｄ」（Ｓ）は、当
該キャッシュブロックにメインメモリと同じデータ（ク
リーンなデータ）が入っており、このデータが他のキャ
ッシュにも存在（共有）することを示している。「Ｅｘ
ｃｌｕｓｉｖｅ」（Ｅ）は、当該キャッシュブロックに
メインメモリと同じデータ（クリーンなデータ）が入っ
ており、かつ、このデータが他のキャッシュに存在しな
いことを示している。「Ｍｏｄｉｆｉｅｄ」（Ｍ）は、
当該キャッシュブロックにメインメモリとは異なる可能
性があるデータ（ダーティなデータ）が格納され、この
データが他のキャッシュに存在しないことを示してい
る。すなわち、キャッシュブロックにデータが書き込ま
れた場合、メインメモリとは異なる可能性のダーティな
データとなる。

【０００６】上記従来技術では、「Ｓｈａｒｅｄ」又は
「Ｉｎｖａｌｉｄ」の時にキャッシュタグメモリのアク
セスを抑止する。従って、例えば頻繁に書き込みを行う
タスクを処理する場合、書き込みの度にキャッシュブロ
ックの状態を「Ｍｏｄｅｆｉｅｄ」に更新するので、頻
繁にキャッシュタグメモリにアクセスすることとなる。
この時、キャッシュタグメモリに対するアクセスレイテ
ンシは、コンピュータシステムの性能を考える上で無視
できない問題となる。上記従来技術において、トランザ
クション処理を行った際の、キャッシュタグメモリに対
するアクセスの頻度は、キャッシュヒット時にはキャッ
シュタグメモリに対して読み込み処理を１回、書き込み
処理を１回必要とする。また、キャッシュミス時にはキ
ャッシュメモリに対し読み込み処理を２回、書き込み処
理を２回必要とする。

【０００７】

【発明が解決しようとする課題】このように、従来技術
においては、キャッシュタグメモリが大容量となり、キ
ャッシュ制御回路等が存在するＬＳＩの外部にキャッシ
ュタグメモリが実装される等、キャッシュタグメモリに
対するアクセスレイテンシが増加した場合、コンピュー
タシステムのトランザクション処理に要するレイテンシ
が増大する。

【０００８】本発明の目的は、キャッシュタグメモリに
対するアクセスレイテンシを削減することにより、さら
なるコンピュータシステムの性能向上を行うことができ
るキャッシュシステムを提供することにある。

【０００９】

【課題を解決するための手段】本発明では、キャッシュ
制御回路等が存在するＬＳＩ内にキャッシュタグバッフ
ァを用意する。これはキャッシュタグメモリの一部を格
納でき、コンピュータシステム内でトランザクション処
理が完了するまでキャッシュタグメモリに存在するトラ
ンザクション処理対象キャッシュブロックの状態を保持
するものである。これにより、トランザクション処理
が、キャッシュタグメモリから一度対応するキャッシュ
ブロックの情報を読み出した後、キャッシュ制御回路等
が存在するＬＳＩ内のキャッシュタグバッファにアクセ
スすることのみで、キャッシュタグメモリに対する処理
を行うことができる。従って、キャッシュタグバッファ
へのアクセスレイテンシを最小にすることができ、コン
ピュータシステムのトランザクション処理に要するレイ
テンシを削減することができる。

【００１０】また、本発明では、キャッシュタグバッフ
ァは、キャッシュブロック状態ビット（ＭＥＳＩ）とと
もに、キャッシュブロックが更新されたか否かを示すダ
ーティビットと、キャッシュブロックを使用するトラン
ザクションがコンピュータシステム内に存在するかどう
かを示すロックビットを持つ。これらのビットは、キャ
ッシュタグメモリへキャッシュタグバッファに存在する
キャッシュブロック状態を書き戻す際に使用する。具体
的には、ロックビットが現在キャッシュブロックを使用
するトランザクションが存在しないことを示し、かつダ
ーティビットがキャッシュブロックに対し状態更新がな
されたことを示すキャッシュブロックが存在した場合
に、キャッシュタグメモリに対し該キャッシュブロック
の書き戻しを行う。他のビット状態の時は書き戻しを行
わない。すなわち、ロックビットを常に監視し、キャッ
シュタグバッファにおいて使用されていないキャッシュ
ブロックが存在した場合にはこれをキャッシュタグメモ
リに書き戻すことで、キャッシュタグバッファの効率的
な利用を行う。また、ダーティビットを見ることでキャ
ッシュタグメモリへの不要な書き戻しを防ぎ、キャッシ
ュタグメモリに対するアクセスの効率化を行う。

【００１１】

【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。図１に、本発明を適用した場合の
コンピュータシステムの一実施例の構成図を示す。図１
において、本コンピュータシステムはプロセッサ１０及
び１１、キャッシュシステム２０及び２１、共通バス３
０、メインメモリ４０を備える。キャッシュシステム２
０は、プロセッサ１０とキャッシュシステム２０を接続
するプロセッサインターフェース２１０と、共通バス３
０とキャッシュシステム２０を接続するメモリバスイン
ターフェース２２０と、コヒーレンシトランザクション
ヒストリ制御回路２３０と、プロセッサインターフェー
ス２１０又はコヒーレンシトランザクションヒストリ制
御回路２３０から転送されるアドレスを登録するアドレ
スレジスタ２４０と、キャッシュデータを格納するキャ
ッシュデータメモリ２５０と、キャッシュデータメモリ
２５０に格納されているキャッシュデータのアドレスと
キャッシュコヒーレンシ制御のための「Ｍｏｄｉｆｉｅ
ｄ」、「Ｓｈａｒｅｄ」、「Ｅｘｃｌｕｓｉｖｅ」、
「Ｉｎｖａｌｉｄ」の４状態を格納するキャッシュタグ
メモリ２６０と、本発明の特徴部分であるキャッシュタ
グメモリ２６０の一部を格納するキャッシュタグバッフ
ァ２７０と、キャッシュシステム２０内の各回路の制御
を行うキャッシュ制御回路２８０を備える。

【００１２】キャッシュタグバッファ２７０は、キャッ
シュタグメモリ２６０以外の、キャッシュ制御回路２８
０及びその他の回路が存在するＬＳＩ内に置かれる。キ
ャッシュタグメモリ２６０は、大容量になると、このＬ
ＳＩの外部に実装され、場合によっては、キャッシュデ
ータメモリも、該ＬＳＩの外部に実装される。

【００１３】図１においては、キャッシュシステム２１
の構成要素については省略しているが、キャッシュシス
テム２０と同様の構成である。また、図１では、２組の
プロセッサとキャッシュシステムでマルチプロセッサシ
ステムを構成するとしたが、３組あるいはそれ以上の組
のプロセッサとキャッシュシステムでマルチプロセッサ
システムが構成されることでもよい。

【００１４】図２に、キャッシュタグメモリ２６０と本
発明の特徴部分であるキャッシュタグバッファ２７０の
構成例を示す。図２においては、（Ａ）がキャッシュタ
グメモリ２６０、（Ｂ）がキャッシュタグバッファ２７
０の構成例である。ここでは、キャッシュタグメモリ２
６０は４ウエイ・セット・アソシアティブ構成で、セッ
ト数Ｍは簡単に１６としている。キャッシュタグバッフ
ァ２７０はキャッシュタグメモリ２６０の一部を保持
し、キャッシュ構成はキャッシュタグメモリ２６０の構
成と同じで、４ウエイ・セット・アソシアティブ構成で
あるが、セット数Ｎは４である。すなわち、一般にＭ≧
Ｎとする。図２において、キャッシュタグメモリ２６０
及びキャッシュタグバッファ２７０は４ウエイ・セット
・アソシアティブ構成であるため、１セット中にキャッ
シュブロック１，２，３，４の４キャッシュブロックの
情報を保持する。

【００１５】キャッシュタグメモリ２６０は、各セット
の各キャッシュブロック毎に、キャッシュデータメモリ
２５０の当該セットの当該キャッシュブロックに格納さ
れているキャッシュデータのアドレス（タグ）を格納す
るタグ部３１１と、当該キャッシュブロックが４状態
「Ｍ」，「Ｅ」，「Ｓ」，「Ｉ」のどの状態であるかを
示すキャッシュブロック状態３１２から構成される。
「Ｍ」，「Ｅ」，「Ｓ」，「Ｉ」は「Ｍｏｄｉｆｉｅ
ｄ」，「Ｅｘｃｌｕｓｉｖｅ」，「Ｓｈａｒｅｄ」，
「Ｉｎｖａｌｉｄ」の４状態にそれぞれ対応する。

【００１６】キャッシュタグバッファ２７０は、１セッ
トがキャッシュタグメモリ２６０のセット番号に相当す
るアドレス（以下インデックスアドレスとする）を格納
するインデックス部３００と、各キャッシュブロック毎
に、、キャッシュタグメモリ２６０におけるタグを格納
するタグ部３０１、キャッシュタグメモリ２６０のキャ
ッシュブロック状態を保持するキャッシュブロック状態
部３０２、キャッシュブロックの状態更新の有無を示す
ダーティビット３０３、キャッシュブロックを使用して
いるトランザクションが存在することを示すロックビッ
ト３０４から構成される。ダーティビット３０３は、
“１”である時当該キャッシュブロックの状態更新があ
ったことを示し、“０”である時は状態更新が無かった
ことを示す。また、ロックビット３０４は、“１”であ
る時当該キャッシュブロックを使用しているトランザク
ションが存在することを示し、“０”である時は当該キ
ャッシュブロックを使用しているトランザクションが存
在しないことを示す。

【００１７】キャッシュタグバッファ２７０におけるキ
ャッシュブロックの有効又は無効の判定には、キャッシ
ュブロック状態部３０２を使用する。具体的には、
「Ｉ」の場合はキャッシュブロックが無効であると判断
し、「Ｉ」以外の状態である時は有効であると判断す
る。また、キャッシュタグバッファ２７０に対する書き
込み処理は、セット単位で行う。したがって、セット内
の１キャッシュブロックを処理対象とするトランザクシ
ョン処理によってキャッシュタグバッファ２７０にキャ
ッシュタグメモリ２６０のセットが登録された時、セッ
ト内の他キャッシュブロックを処理対象とするトランザ
クションも、キャッシュアクセスレイテンシを削減する
ことができる。

【００１８】以下、図１及び図２により、本発明の特徴
部分であるキャッシュタグバッファ２７０を使用するト
ランザクション処理における、キャッシュシステム２０
の動作説明を行う。

【００１９】図１に示すコンピュータシステムにおい
て、プロセッサ１０からメインメモリ４０に対する読み
出しトランザクション又は書き込みトランザクションが
発行されると、キャッシュシステム２０はパス５００を
介し、プロセッサインターフェース２１０でトランザク
ションを受け取る。次にキャッシュシステム２０は、パ
ス５０１を介しトランザクション処理対象のメモリアド
レス（以下リクエストアドレスと呼ぶ）をアドレスレジ
スタ２４０に登録する。アドレスレジスタ２４０に登録
されたリクエストアドレスは、パス５０２とパス５０３
を介し各々キャッシュ制御回路２８０とキャッシュデー
タメモリ２５０に送られる。キャッシュ制御回路２８０
は、リクエストアドレスを用いて、パス５０４を介して
キャッシュタグメモリ２６０の内容を、また、パス５０
５を介してキャッシュタグバッファ２７０の内容をそれ
ぞれ読み出し、リクエストアドレスに対応するキャッシ
ュブロックがキャッシュタグメモリ２６０又はキャッシ
ュタグバッファ２７０に存在するかどうかを判定する。
この時、キャッシュタグメモリ２６０にリクエストアド
レスが指すキャッシュブロックが存在し、キャッシュタ
グバッファ２７０にリクエストアドレスが指すキャッシ
ュブロックが存在しない場合（トランザクション処理に
おける初期状態）、キャッシュ制御回路２８０は、パス
５０６を介しキャッシュタグバッファ２７０に、キャッ
シュタグメモリ２６０の当該セットのインデックスアド
レス及びセット内のタグ全てと、当該セット内のタグに
対応するキャッシュブロックの状態全てを書き込む。キ
ャッシュタグバッファ２７０に対するキャッシュブロッ
ク情報の書き込み後、当該セット内のキャッシュブロッ
クを処理対象とするトランザクションは、キャッシュタ
グバッファ２７０に存在するキャッシュブロック情報を
更新することにより、キャッシュアクセス及びキャッシ
ュコヒーレンシ制御を行うことができる。他の場合も含
め、キャッシュタグバッファ２７０に対するキャッシュ
制御回路２８０の詳細な動作は後で説明する。

【００２０】キャッシュ制御回路２８０は、キャッシュ
タグメモリ２６０又はキャッシュタグバッファ２７０
に、リクエストアドレスに対応するタグが存在している
場合は、タグに付随するキャッシュブロックの状態判定
を行う。キャッシュブロック状態判定の結果、キャッシ
ュヒットが有効の場合、キャッシュ制御回路２８０はパ
ス５１４を介しキャッシュデータメモリ２５０に対し、
キャッシュヒットした情報を送る。キャッシュヒットし
たという情報を受けたキャッシュデータメモリ２５０
は、パス５０７を介し、該当するキャッシュブロックの
データをプロセッサインターフェース２１０に対し出力
する。プロセッサインターフェース２１０はパス５００
を介し、受けたデータをプロセッサ１０に対し送る。ま
た、キャッシュヒット時、書き込みトランザクションで
ありかつリクエストアドレスに対応するタグのキャッシ
ュブロック状態が「Ｅｘｃｌｕｓｉｖｅ」の場合、キャ
ッシュ制御回路２８０はパス５０６を介し、キャッシュ
ブロックの状態を「Ｍｏｄｉｆｉｅｄ」に更新する。他
の状態、例えば「Ｓｈａｒｅｄ」の場合、キャッシュブ
ロックの状態の更新はない。

【００２１】一方、キャッシュタグメモリ２６０及びキ
ャッシュタグバッファ２７０のいずれにも、リクエスト
アドレスに対応するタグが存在せず、キャッシュミスの
場合キャッシュ制御回路２８０はパス５０８を介し、メ
モリバスインターフェース２２０にキャッシュミスした
という情報を送る。キャッシュミスしたという情報を受
け取ったメモリバスインターフェース２２０はパス５０
９を介し、共通バス３０に対し読み出し又は書き込みト
ランザクションを発行する。読み出し又は書き込みトラ
ンザクションは共通バスを介し、パス５１０を通ってキ
ャッシュシステム２１に、パス５１１を通ってメインメ
モリ４０に対し転送される。他キャッシュシステムから
のトランザクションに対するキャッシュコヒーレンシ処
理は、キャッシュシステム２１とキャッシュシステム２
０では同じなので、ここでは例としてキャッシュシステ
ム２０における処理を説明する。

【００２２】キャッシュシステム２０は、共通バス３０
に流れるキャッシュシステム２１からのトランザクショ
ンをスヌープし、自身のキャッシュブロック状態をチェ
ックする。具体的には、メモリバスインターフェース２
２０はパス５０９を介して、共通バス３０に流れるキャ
ッシュシステム２１のトランザクションを取り込む。こ
の後、メモリバスインターフェース２２０は、パス５１
２を介して取り込んだトランザクションをコヒーレント
トランザクションヒストリ制御回路２３０に送る。コヒ
ーレントトランザクションヒストリ制御回路２３０は、
他キャッシュシステム２１から発行されたトランザクシ
ョンの処理対象アドレス（以下、コヒーレンシアドレ
ス）の履歴を保持しており、取り込んだトランザクショ
ンのコヒーレンシアドレスが保持されていない場合、パ
ス５１３を介しアドレスレジスタ２４０に、当該トラン
ザクションのコヒーレンシアドレスを登録する。なお、
コヒーレンシトランザクションヒストリ制御回路２３０
における処理は、先の特開平９−２９３０６０号公報に
詳述されているので、ここでは省略する。

【００２３】アドレスレジスタ２４０に登録されたコヒ
ーレンシアドレスは、パス５０２とパス５０３を介し、
各々キャッシュ制御回路２８０とキャッシュデータメモ
リ２５０に送られる。キャッシュ制御回路２８０は、コ
ヒーレンシアドレスを用い、パス５０４を介しキャッシ
ュタグメモリ２６０の内容を、また、パス５０５を介し
キャッシュタグバッファ２７０の内容をそれぞれ読み出
す。この時、キャッシュタグメモリ２６０にコヒーレン
シアドレスに対応するキャッシュブロックが存在し、キ
ャッシュタグバッファ２７０に対応するキャッシュブロ
ックが存在しない場合、キャッシュ制御回路２８０は、
パス５０６を介しキャッシュタグバッファ２７０に、キ
ャッシュタグメモリ２６０の当該セットのインデックス
アドレス及びセット内全てのタグ、当該セット内のタグ
に対応するキャッシュブロックの状態全てを書き込む。
キャッシュタグバッファ２７０に対するキャッシュブロ
ック情報の書き込み後、当該セット内のキャッシュブロ
ックを処理対象とするトランザクションは、キャッシュ
タグバッファ２７０に存在するキャッシュブロック情報
を更新することにより、キャッシュコヒーレンシ制御を
行うことができる。キャッシュ制御回路２８０は、コヒ
ーレンシアドレスに対応するキャッシュブロックがキャ
ッシュタグメモリ２６０又はキャッシュタグバッファ２
７０に存在する場合は、タグに付随するキャッシュブロ
ックの状態判定を行う。キャッシュブロック状態判定の
結果、キャッシュヒットが有効の場合、キャッシュ制御
回路２８０はパス５１４を介しキャッシュデータメモリ
２５０に対し、キャッシュヒットした情報を送る。ま
た、キャッシュヒットの場合、前記キャッシュタグバッ
ファ２７０への書き込み時に、読み込みトランザクショ
ンは「ｓｈａｒｅｄ」を、書き込みトランザクションは
「Ｉｎｖａｌｉｄ」をキャッシュブロックの状態に書き
込む。キャッシュヒットしかつキャッシュブロックの状
態が「Ｍｏｄｉｆｉｅｄ」の時、最新データがキャッシ
ュシステム２０に存在するので、キャッシュデータメモ
リ２５０はパス５０８を介し、該当するキャッシュブロ
ックのデータをメモリバスインターフェース２２０に送
る。メモリバスインターフェース２２０は該キャッシュ
ブロックのデータを共通バス３０を介し、キャッシュシ
ステム２１に返す。

【００２４】キャッシュシステム２０が最新データをメ
インメモリ４０又はキャッシュシステム２１から受けた
場合のトランザクション処理動作は以下の通りである。
最新データを受けたメモリバスインターフェース２２０
は、プロセッサインターフェース２１０を介してプロセ
ッサ１０に最新データを送るのと同時に、キャッシュデ
ータメモリ２５０に最新データを書き込む。また、最新
データがキャッシュシステム２０に到着したという情報
は、コヒーレンシトランザクションヒストリ制御回路２
３０、アドレスレジスタ２４０を介しキャッシュ制御回
路２８０に送られ、情報を受け取ったキャッシュ制御回
路２８０はキャッシュタグバッファ２７０のキャッシュ
ブロック状態の更新をする。

【００２５】図３に、キャッシュ制御回路２８０の構成
例を示す。図３においては、図１と同じ参照番号は同じ
ものを指す。キャッシュ制御回路２８０は、キャッシュ
タグメモリ２６０及びキャッシュタグバッファ２７０へ
サーチ要求を出すキャッシュタグサーチ回路２８１と、
キャッシュタグメモリ２６０から読み出したセットをキ
ャッシュタグバッファ２７０に書き込むキャッシュタグ
バッファ登録回路２８２と、キャッシュタグメモリ２６
０及びキャッシュタグバッファ２７０から読み出したキ
ャッシュブロック状態からキャッシュヒットを判定する
キャッシュタグ情報集計回路２８３と、キャッシュタグ
バッファ２７０のキャッシュブロック状態を更新するキ
ャッシュタグ状態更新回路２８４と、キャッシュタグバ
ッファ２７０のセットをキャッシュタグメモリ２６０に
書き戻すキャッシュタグメモリ登録回路２８５から構成
される。

【００２６】以下、図３により、キャッシュタグメモリ
２６０及びキャッシュタグバッファ２７０に対するキャ
ッシュ制御回路２８０の詳細な動作を説明する。

【００２７】キャッシュタグサーチ回路２８１は、パス
５０１あるいはパス５１３を介して、プロセッサ１０か
ら発行されたトランザクションのリクエストアドレス、
あるいは他キャッシュシステム２１から発行されたトラ
ンザクションのコヒーレンシアドレスがアドレスレジス
タ２４０にセットされると、パス５５０を介し該リクエ
ストアドレス又はコヒーレンシアドレスを受け、パス５
５１を介してキャッシュタグメモリ２６０に対しキャッ
シュタグサーチ要求を発行し、また、同時にパス５５２
を介してキャッシュタグバッファ２７０に対しキャッシ
ュタグサーチ要求を発行する。以下では、プロセッサ１
０から発行されたトランザクションのリクエストアドレ
スを受けた場合を例に動作を説明するが、他キャッシュ
システム２１から発行されたトランザクションのコヒー
レンシアドレスを受けた場合の動作も基本的に同じであ
る。

【００２８】キャッシュタグサーチ要求は、パス５５３
を介してキャッシュタグメモリ２６０からリクエストア
ドレスに対応するキャッシュブロックの情報を、同様に
パス５５４を介してキャッシュタグバッファ２７０から
リクエストアドレスに対応するキャッシュブロックの情
報を読み出し、キャッシュタグ情報集計回路２８３に送
る。読み出しに要するレイテンシは、キャッシュタグメ
モリ２６０よりも高速な記憶装置で構成されるキャッシ
ュタグバッファ２７０の方が短い。

【００２９】キャッシュタグ情報集計回路２８３は、キ
ャッシュタグバッファ２７０からキャッシュブロックの
情報を受けた時、最新のキャッシュブロック情報はキャ
ッシュタグバッファに存在するものとと判断し、該キャ
ッシュブロック情報を用い、キャッシュのヒット判定を
行う。一方、キャッシュタグバッファ２７０からキャッ
シュブロック情報を受けることができなかった場合、キ
ャッシュタグ情報集計回路２８４は、キャッシュタグメ
モリ２６０からのキャッシュブロック情報が読み出され
るのを待つ。キャッシュタグメモリ２６０から該キャッ
シュブロックの情報を受けた時は、該情報を元にキャッ
シュヒット判定を行う。しかし、キャッシュタグメモリ
２６０からも該キャッシュブロック情報が読み出されな
かった時は、キャッシュミスと判断する。キャッシュブ
ロックの状態判定後、キャッシュタグ情報集計回路２８
４は、キャッシュヒット判定結果を、パス５１４を介し
てキャッシュデータメモリ２５０に報告する。

【００３０】このキャッシュタグ情報集計回路２８４に
おける処理と同時に、キャッシュタグバッファ登録回路
２８２は、パス５５５を介してキャッシュタグメモリ２
６０から、また、パス５５６を介してキャッシュタグバ
ッファ２７０から、それぞれ読み出されたキャッシュブ
ロック情報を受ける。この時、キャッシュタグバッファ
登録回路２８２では、対応するキャッシュブロックが存
在するセット内のキャッシュブロック情報全てを受け
る。キャッシュタグバッファ登録回路２８２は、キャッ
シュブロック情報をキャッシュタグメモリ２６０及びキ
ャッシュタグバッファ２７０から受けると、キャッシュ
タグバッファ２７０に対し、更新処理を行うか判定す
る。

【００３１】更新処理の判定は、次の２条件の組み合わ
せで決まる。条件１はキャッシュタグバッファ２７０に
リクエストアドレスに対応するセットが存在したかどう
か、条件２はキャッシュタグバッファ２７０内又はキャ
ッシュタグメモリ２６０にリクエストアドレスに対応す
るキャッシュブロックの情報が存在したかどうかであ
る。

【００３２】キャッシュタグバッファ登録回路２８２
は、まず、キャッシュタグバッファ２７０にセットが存
在かつキャッシュブロック情報が存在した時は、更新処
理は行わなず、現在キャッシュタグバッファ２７０に登
録されているキャッシュブロック情報をトランザクショ
ン処理において使用する。この時、該キャッシュブロッ
クにおいてロックビットが“０”の時、ロックビットを
“１”にする。次に、キャッシュタグバッファ２７０に
セットは存在するがキャッシュブロック情報が存在しな
かった場合は、セット内の各ロックビットを見る。そし
て、セット内のロックビットが“０”のキャッシュブロ
ックが存在した場合、セット内の該ロックビットが
“０”であるキャッシュブロックにリクエストアドレス
に対応するキャッシュブロック情報を書き込む。この
時、書き込んだ場所に存在したキャッシュブロックの状
態が「Ｉ」以外なら、該キャッシュブロックをメインメ
モリ３０に書き戻す。セット内の全てのロックビットが
“１”の場合、キャッシュタグバッファ２７０に在るセ
ット内の任意のキャッシュブロックを選択し、該キャッ
シュブロックの状態が「Ｉ」以外ならメインメモリ３０
に書き戻し、セット内の選択したキャッシュブロックの
場所にリクエストアドレスに対応するキャッシュブロッ
ク情報をパス５５７を介して新規に書き込む。この時、
該キャッシュブロックに対しロックビットを“１”にす
る。そして、キャッシュタグバッファ２７０にセットが
存在しない、かつキャッシュタグメモリ２６０にタグ情
報が存在した時は、キャッシュタグメモリ２６０から読
み出したセットをキャッシュタグバッファ２７０にパス
５５７を介して書き込む。この時、該キャッシュブロッ
クに対しロックビットを“１”にする。最後にキャッシ
ュタグバッファ２７０にセットが存在しない、かつキャ
ッシュタグメモリ２６０にタグ情報が存在したなかった
時は、キャッシュタグメモリ２６０から読み出したセッ
ト内の任意のキャッシュブロックを選択し、該キャッシ
ュブロックの状態が「Ｉ」以外ならメインメモリ３０に
書き戻し、セット内の選択したキャッシュブロックの場
所に対応するタグ情報をキャッシュタグバッファ２７０
にパス５５７を介して新規に書き込む。この時、該キャ
ッシュブロックに対しロックビットを“１”にする。

【００３３】キャッシュタグ状態更新回路２８４は、コ
ンピュータシステムにおいてトランザクション処理が行
われている間に対応するタグ情報の更新要求が来た場合
に、キャッシュタグバッファ２７０の更新を行う。具体
的には、パス５５８を介してアドレスレジスタ２４０か
ら更新対象のキャッシュブロックを示すアドレスを受
け、パス５５９を介してキャッシュタグバッファ２７０
内の該キャッシュブロックの状態更新を行う。また、こ
の時に該キャッシュブロックのダーティビットを“１”
にする。

【００３４】キャッシュタグメモリ登録回路２８５は、
キャッシュタグバッファ２７０の各セットにおけるダー
ティビット及びロックビットをパス５６０を介して常に
監視し、コンピュータシステム内で任意のセット内にお
ける全てのキャッシュブロックを使用するトランザクシ
ョン処理が完了、すなわちロックビットが全て“０”と
なり、かつ該セットにおけるダーティビットのうちどれ
か１つでもセット内で“１”である場合に、キャッシュ
タグメモリ２６０に対しパス５６１を介してセットの書
き戻しを行う。この処理はシステム内トランザクション
処理と並列に行われ、コンピュータシステムのデータ処
理スループットに影響を及ぼさない。また、キャッシュ
タグバッファ２７０の特徴として、ダーティビットを使
用し、キャッシュタグバッファ２７０からキャッシュタ
グメモリ２６０に対する不要なアクセスを削減してい
る。具体的には、キャッシュタグメモリの状態更新時に
ダーティビットをセットし、セットにおけるキャッシュ
状態の更新があったことを示す。これにより、セットに
対しキャッシュ状態の更新があったことを判別でき、キ
ャッシュタグメモリ２６０の該セットの状態と異なるセ
ットのみキャッシュタグメモリ２６０に対する書き込み
を行う。

【００３５】以上のように、本実施形態によれば、コン
ピュータシステムにおけるトランザクション処理のキャ
ッシュタグに対するアクセスは、ＣＰＵ又はチップセッ
ト内のキャッシュタグバッファにアクセスすることのみ
で実現できる。これにより、例えば特開平９〜２９３０
６号公報に記載の従来技術においてキャッシュヒット時
にはキャッシュタグメモリに対して２回アクセスを必要
とするのに対し、本実施形態では１回又は該処理対象の
キャッシュブロックが存在するセットがすでにキャッシ
ュタグバッファ２７０に格納されている場合０回で済
む。同様に従来技術でキャッシュミス時にはキャッシュ
メモリに対するアクセスを４回必要としたのに対し、最
低０回、最高２回のアクセスで済ますことができる。

【００３６】

【発明の効果】以上述べたように、本発明によれば、に
キャッシュタグメモリの一部を格納するキャッシュタグ
バッファを設けることにより、キャッシュタグメモリへ
のアクセス回数を削減することができ、コンピュータシ
ステムにおけるキャッシュアクセスレイテンシを削減す
ることができる

【図面の簡単な説明】

【図１】本発明を適用したコンピュータシステムの一実
施形態の構成図である。

【図２】キャッシュタグメモリとキャッシュタグバッフ
ァの構成例を示す図である。

【図３】図１中のキャッシュ制御回路２８０の詳細構成
例を示す図である。

【符号の説明】

１０、１１プロセッサ２０、２１キャッシュシステム９３０共通バス４０メインメモリ２１０プロセッサインターフェース２２０メモリバスインターフェース２３０コヒーレンシトランザクションヒストリ制御回
路２４０アドレスレジスタ２５０キャッシュデータメモリ２６０キャッシュタグメモリ２７０キャッシュタグバッファ２８０キャッシュ制御回路２８１キャッシュタグサーチ回路２８２キャッシュタグバッファ登録回路２８３キャッシュタグ情報集計回路２８４キャッシュタグ状態更新回路２８５キャッシュタグメモリ登録回路３００インデックス３０１タグ部３０２キャッシュブロック状態部３０３ダーティビット３０４ロックビット３１１タグ部３１２キャッシュブロック状態部

───────────────────────────────────────────────────── フロントページの続き (72)発明者明石英也東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5B005 JJ11 KK12 MM01 NN31 NN45

Claims

【特許請求の範囲】

【請求項１】メインメモリに格納されたデータの一部
を格納するキャッシュデータメモリと、前記キャッシュ
データメモリに格納されたデータのメインメモリ内の位
置を示す情報を格納するキャッシュタグメモリを具備す
るキャッシュシステムにおいて、前記キャッシュタグメモリの情報の一部を格納するキャ
ッシュタグバッファと、メモリアクセス要求を受けると、前記キャッシュタグメ
モリと前記キャッシュタグバッファの両方を検索し、前
記キャッシュタグバッファに目的のキャッシュブロック
が存在する場合、前記キャッシュタグメモリの検索結果
を待たずに、前記キャッシュタグバッファの情報を使用
して前記キャッシュデータメモリに対するアクセスを制
御するキャッシュ制御手段と、を有することを特徴とす
るキャッシュシステム。
【請求項２】請求項１記載のキャッシュシステムにお
いて、前記キャッシュタグバッファは各キャッシュブロ
ック毎に、当該キャッシュブロックを使用するトランザ
クションが存在するか否かを示すロックビットと当該キ
ャッシュブロックに対し状態変更が行われたか否かを示
すダーティビットを持ち、前記キャッシュ制御手段は前
記ロックビット及び前記ダーティビットを使用してキャ
ッシュタグメモリに対するキャッシュブロックの書き戻
し処理を行うことを特徴とするキャッシュシスシム。
【請求項３】請求項２記載のキャッシュシステムにお
いて、前記キャッシュ制御手段はダーティビットの状態
に応じてキャッシュタグバッファのキャッシュタグメモ
リに対する不要な書き戻しを抑止することを特徴とする
キャッシュシステム。