JP3269967B2

JP3269967B2 - キャッシュコヒーレンシ制御方法、および、これを用いたマルチプロセッサシステム

Info

Publication number: JP3269967B2
Application number: JP10282796A
Authority: JP
Inventors: 正文柴田; 敦中島; 至誠藤原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-04-24
Filing date: 1996-04-24
Publication date: 2002-04-02
Anticipated expiration: 2016-04-24
Also published as: US5987571A; JPH09293060A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュコヒー
レンシ制御方法、および、これを用いたマルチプロセッ
サシステムに関するものである。

【０００２】

【従来の技術】近年、コンピュータシステムのデータ処
理スループットを向上させるため、マルチプロセッサシ
ステムの構築が一般化している。マルチプロセッサシス
テムでは、各プロセッサが個別にキャッシュシステムを
所有するのが普通である。複数のキャッシュシステムが
具備されれば、当然、これらの間で同一データのコピー
が複数存在することになり、複数プロセッサ間でのキャ
ッシュデータの一貫性（コヒーレンシ）を保つ必要性が
生じてくる。複数のキャッシュシステムと、これらに接
続されたメインメモリとの間では、記憶管理の対象とな
る情報の最小単位が一ブロックとして取り扱われ、この
ブロック単位でデータの送受が行われる。そして、キャ
ッシュコヒーレンシの維持は、あるプロセッサが自キャ
ッシュへの書き込み動作を行う際に、他のキャッシュが
保持する同一キャッシュブロックを無効化（インバリデ
ート）するか、あるいは、この同一キャッシュブロック
を、自キャッシュへ書き込んだ最新データに更新するこ
とで実現される。

【０００３】複数プロセッサ間でのキャッシュデータの
コヒーレンシを保つためのプロトコルは、一般にはキャ
ッシュコヒーレンシプロトコルと呼ばれている。これに
は、主に次の２つの方式がある。第１は、ディレクトリ
方式と呼ばれる方式で、メインメモリの各ブロックに関
する情報をシステムの１カ所で管理する方式である。こ
の方式では、メインメモリ上の全てのブロックの状態を
記述する論理的に単一のディレクトリを具備し、このデ
ィレクトリに、各ブロックのコピーがどのキャッシュ上
にあり、それらがどの様な状態にあるのかを記録してお
く。このディレクトリは物理的にはメインメモリ上で分
散されて実現されることが多いが、論理的には単一管理
される。キャッシュシステムは、あるブロックへの書き
込みを実行する際に、先ずこの管理表を参照することで
このブロックが他のどのキャッシュシステムへコピーさ
れているのかを知り、該当ブロックを持つキャッシュシ
ステムに書き込み動作を通知する。書き込み動作を通知
されたキャッシュシステムは、キャッシュコヒーレンシ
が維持されるよう動作する。

【０００４】しかしながら、このディレクトリ方式にお
いては、キャッシュアクセスの前に必ずディレクトリ参
照が行われる。このため、処理要求を発行してから処理
が終了するまでの時間（レーテンシ）が増加するという
欠点がある。

【０００５】第２の方式は、スヌープ方式と呼ばれる方
式である。この方式では、全てのキャッシュが、自身が
所有しているブロックに関する情報を保持し、かつ、各
キャッシュシステムとメインメモリを結合している共有
バスを常に監視する。スヌープ方式において、書き込み
動作を行うキャッシュシステムは、書き込み動作をする
旨を共通バスに送出する。他のキャッシュシステムは、
共通バスよりこの書き込み動作情報を検出し、続いて、
該当ブロックを自身が所有しているか否かを判定する。
所有している場合、このキャッシュシステムは、キャッ
シュコヒーレンシを維持するための制御を行う。スヌー
プ方式は、全てのキャッシュシステムが共通バスで結合
されている必要があるため、大規模なマルチプロセッサ
システムには向かないが、コピー所持の判定が個々のキ
ャッシュシステムで並列に実行されるためディレクトリ
方式に比べてレーテンシが短いという利点があり、従来
より多数のマルチプロセッサシステムで採用されてい
る。

【０００６】スヌープ方式のコヒーレンシプロトコル
は、書き込み時の動作によりライトインバリデートとラ
イトマルチキャストの２種に分類され、更にこれらの変
形を含めて数多くの方式が提案されている。ヘネシー＆
パターソン著「コンピュータ・アーキテクチャ」の８章
では数多くのマルチプロセッサシステムにおけるキャッ
シュコヒーレンシプロトコルが記載されている。この文
献で参照されている論文の多くは、ＩＥＥＥＣｏｍｐ
ｕｔｅｒＳｏｃｉｅｔｙＰｒｅｓｓ発行の「Ｔｈｅ
ＣａｃｈｅＣｏｈｅｒｅｎｃｅＰｒｏｂｌｅｍ
ＩｎＳｈａｒｅｄ−ＭｅｍｏｒｙＭｕｌｔｉｐｒｏ
ｃｅｓｓｏｒｓ：ＨａｒｄｗａｒｅＳｏｌｕｔｉｏｎ
ｓ」に収録されている。最近のマイクロプロセッサで実
用化されているキャッシュコヒーレンシプロトコルとし
ては、インテル社Ｐｅｎｔｉｕｍマイクロプロセッサに
おけるプロトコルがある。これについては、「Ｐｅｎｔ
ｉｕｍプロセッサアーキテクチャとプログラミング」
インテルジャパン株式会社発行の第１８章に記載されて
いる。Ｐｅｎｔｉｕｍマイクロプロセッサでは、キャッ
シュブロックの状態として、変更済み（Ｍｏｄｉｆｉｅ
ｄ）、排他的（Ｅｘｃｌｕｓｉｖｅ）、共有（Ｓｈａｒ
ｅｄ）、無効（Ｉｎｖａｌｉｄ）の４状態（いわゆるＭ
ＥＳＩアルゴリズム）で管理している。

【０００７】ＭＥＳＩアルゴリズムによるマルチプロセ
ッサのキャッシュコヒーレンシプロトコルには、ＩＢＭ
社のＰｏｗｅｒＰＣマイクロプロセッサで採用されてい
るものもある。この方式の詳細は、「ＰＯＷＥＲＡＮ
ＤＰｏｗｅｒＰＣ」ＭｏｒｇａｎＫａｕｆｍａｎｎ
Ｐｕｂｌｉｓｈｅｒｓ，Ｉｎｃ.刊の第９章に記載さ
れている。図２に、本プロトコルによるキャッシュコヒ
ーレンシ制御動作を示す。

【０００８】図２において、「Ｉｎｖａｌｉｄ」は、該
当キャッシュブロックに有効なデータが入っていないこ
とを示している。「Ｓｈａｒｅｄ」は、該当キャッシュ
ブロックにメインメモリと同じデータ（クリーンなデー
タ）が入ってはいるが、このデータのコピーが他のキャ
ッシュに存在することを示している。すなわち、該当キ
ャッシュブロックのクリーンなデータを他のキャッシュ
と共有（又は共有可能）していることを示している。
「Ｅｘｃｌｕｓｉｖｅ」は、該当キャッシュブロックに
メインメモリと同じデータ（クリーンなデータ）が入っ
ており、かつ、このデータのコピーが他のキャッシュに
存在しないことを示している。「Ｍｏｄｉｆｉｅｄ」
は、該当キャッシュブロックにメインメモリとは異なる
可能性があるデータが格納されており、このデータのコ
ピーが他のキャッシュに存在しないことを示している。
キャッシュブロックにデータが書き込まれた場合、この
書き込み済みデータは、メインメモリとは異なる可能性
があるダーティなデータとなる。このように、「Ｓｈａ
ｒｅｄ」、「Ｅｘｃｌｕｓｉｖｅ」、「Ｍｏｄｉｆｉｅ
ｄ」では、「Ｉｎｖａｌｉｄ」と異なり、該当キャッシ
ュブロック内に参照すべき有効なデータが入っている。

【０００９】そして、プロセッサからキャッシュシステ
ムに向けて読み出しリクエストが発行されると、これを
受けたキャシュシステムでは、先ずキャッシュタグメモ
リが参照され、該当ブロックの状態が判定される。該当
ブロックの状態が「Ｍｏｄｉｆｉｅｄ」、「Ｅｘｃｌｕ
ｓｉｖｅ」、「Ｓｈａｒｅｄ」ならばキャッシュヒット
であると判断され、この場合は、キャッシュメモリの内
容が読み出されプロセッサに送られる。なお、キャッシ
ュブロックの状態は以前のままとする。一方、該当ブロ
ックの状態が「Ｉｎｖａｌｉｄ」の場合は、キャッシュ
ミスと判定され、共通バスに読み出し要求トランザクシ
ョンが発行される。他キャッシュシステムは、共通バス
よりこの読み出し要求トランザクションをスヌープして
自身のキャッシュ状態をチェックし、該当ブロックが
「Ｍｏｄｉｆｉｅｄ」、「Ｅｘｃｌｕｓｉｖｅ」、「Ｓ
ｈａｒｅｄ」ならば、「Ｓｈａｒｅｄ」に変更する。こ
の際、該当ブロックが「Ｍｏｄｉｆｉｅｄ」の場合は、
このＭｏｄｉｆｉｅｄデータを最新データとしてメイン
メモリに書き戻す。これより、該当ブロックのデータと
メインメモリのデータが一致する。メインメモリに書き
戻されたデータは、共通バスに読み出されて要求元キャ
ッシュシステムに転送される。要求元キャッシュシステ
ムは受け取ったデータをプロセッサに送ると共に、この
データを「Ｓｈａｒｅｄ」で記憶する。なお、データ読
み出し時のレーテンシを改善するため、Ｍｏｄｉｆｉｅ
ｄデータをメインメモリに書き込むのと同時に、要求発
行元キャッシュシステムに直接転送する事もある。

【００１０】プロセッサからキャッシュシステムに向け
て書き込みリクエストが発行された場合も、前述と同
様、これを受けたキャシュシステムでは、先ずキャッシ
ュタグメモリが参照され、該当ブロックの状態が判定さ
れる。該当ブロックの状態が「Ｍｏｄｉｆｉｅｄ」と
「Ｅｘｃｌｕｓｉｖｅ」の場合は、キャッシュヒットと
して、このキャッシュブロックへのデータの書き込みを
行い、ブロック状態を「Ｍｏｄｉｆｉｅｄ」に変更す
る。「Ｓｈａｒｅｄ」又は「Ｉｎｖａｌｉｄ」の場合
は、キャッシュミスと判定し、共通バスに書き込み要求
トランザクションを発行する。他キャッシュシステム
は、書き込み要求トランザクションをスヌープして自身
のキャッシュ状態をチェックし、該当ブロックが「Ｍｏ
ｄｉｆｉｅｄ」、「Ｅｘｃｌｕｓｉｖｅ」、「Ｓｈａｒ
ｅｄ」ならば「Ｉｎｖａｌｉｄ」に変更する。この際、
該当ブロックが「Ｍｏｄｉｆｉｅｄ」の場合は、このＭ
ｏｄｉｆｉｅｄデータをメインメモリに書き戻す。メイ
ンメモリに書き戻されたデータは、共通バスに読み出さ
れて要求元キャッシュシステムに転送される。要求元キ
ャッシュシステムは受け取ったデータと、先程の書き込
みリクエストに含まれるデータとをマージして、「Ｍｏ
ｄｉｆｉｅｄ」で格納する。

【００１１】以上、ＭＥＳＩアルゴリズムによるキャッ
シュコヒーレンシプロトコルについて述べたが、スヌー
プ方式のキャッシュコヒーレンシプロトコルの実用化に
あたっては、第１に、共通バスのスループットという問
題が発生する。共通バスに接続されるプロセッサの性能
が向上するにつれて、また、接続プロセッサ数が増大す
るにつれて、要求されるスループットはいっそう大きく
なる。そこで、共通バスの実現スループットを向上さ
せ、その一方でプロセッサ及びキャッシュシステムから
の要求スループットを削減する事が必要となる。共通バ
スの実現スループットの向上は、高速な動作クロックを
用いることや、データ幅を拡張することで実現すること
が一般的である。また、バスで実現不可能な場合は、バ
スと同様の動作をする相互結合網を用いて実現されるこ
ともある。プロセッサやキャッシュシステムからの要求
スループットの削減は、キャッシュヒット率が向上する
よう、キャッシュシステムのキャッシュ容量を増大した
り、キャッシュ構成を改善したりして実現することが多
い。

【００１２】しかしながら、これらの解決策は、何れも
多大なコストがかかるという問題がある。

【００１３】スヌープ方式の実用化の第二の問題点は、
スヌープ時の状態判定に関するスループット不足であ
る。共通バスに流れる書き込み動作通知には、該当ブロ
ックのアドレスが含まれているが、受け取ったアドレス
に対応するブロックが、キャッシュ内でどの様な状態に
あるのかを判定するためには、保持中のブロックのタグ
を格納したキャッシュタグメモリを参照する必要があ
る。すなわち、キャッシュシステムは、他キャッシュシ
ステムからのアクセス要求の度にキャッシュタグメモリ
への参照処理を行うこととなる。しかしながら、キャッ
シュシステムは、この処理の一方で、プロセッサに対す
るデータ供給サービスを行う際にも、このキャッシュタ
グメモリへの参照動作を行う。両側から参照されるキャ
ッシュタグメモリ内のキャッシュブロックの状態は、論
理的に単一管理する必要があるため、通常は、キャッシ
ュタグメモリへのアクセスを排他的に行う。このアクセ
スの切替がスループット不足を発生させるのである。

【００１４】このスループット不足を解消するために、
従来では、キャッシュタグの複製を備えて、共通バスか
らのアクセスは、先ずこの複製タグを参照するといった
方法が採用されることもあった。

【００１５】しかしながら、キャッシュタグを格納する
ためのキャッシュタグメモリには、非常に高速なメモリ
素子を用いるのが普通であるため、これを二重化するこ
とはコストパフォーマンスに反することになる。また、
ヒット率を高めるために大容量キャッシュを採用すれ
ば、キャッシュタグの容量も大きくなる。これも前述の
二重化を妨げる要因である。

【００１６】プロセッサが自キャッシュへの書き込み動
作を行う際に、他キャッシュシステムが保有する該当ブ
ロックを無効化するための無効化要求が発せられること
については既に述べたが、この無効化要求を削減する従
来技術としては、特公平６−６４５５３号公報に記載の
「スタック制御回路」がある。ここでは、キャッシュシ
ステムが、他のプロセッサから受けた無効化要求（具体
的には、無効化すべきブロックのアドレス）を一時的に
格納する複数のスタックを備え、各スタック間の無効化
アドレスを比較し、無効化アドレスが一致する場合、そ
の一方を削除し、同一アドレスに対する多重の無効化処
理を削減する。

【００１７】しかしながら、この従来技術は、スタック
に格納されている無効化要求間の重複を検出して、それ
らの間で削減を行う方式であるため、受け取り時間が近
接した無効化要求間でしか削減処理が行われない。すな
わち、短時間に同一の無効化要求が連発されないと効果
が現れないという欠点がある。スタックの容量を増加さ
せ滞在時間を延長すると重複検出効果は増加するが、こ
れでは無効化要求が遅延する。キャッシュシステムがダ
ーティデータを所持している場合、この旨を要求元に通
知する処理と、最新データの転送処理も遅延することに
なる。この遅延動作は、アクセスレーテンシに直接影響
するため、スタックで複数の無効化アドレスを長時間保
持することは、性能上重大な損失となる。

【００１８】また、無効化要求を削減する他の従来技術
としては、「１９９４ＩＥＥＥＩｎｔｅｒｎａｔｉｏ
ｎａｌＣｏｎｆｅｒｅｎｃｅＯｎＣｏｍｐｕｔｅ
ｒＣｏｎｆｅｒｅｎｃｅｏｎＣｏｍｐｕｔｅｒＤ
ｅｓｉｇｎ：ＶＬＳＩｉｎＣｏｍｐｕｔｅｒａｎｄ
Ｐｒｏｃｅｓｓｏｒｓ（ＩＣＣＤ‘９４）」論文集に
掲載された「ＩｓｓｕｅｓｉｎＭｕｌｔｉ−Ｌｅｖ
ｅｌＣａｃｈｅＤｅｓｉｇｎｓ」がある。この論文
では、インバリデートヒストリテーブルと呼ばれる無効
化要求を記録するテーブルが導入されている。この論文
に記載されている技術を図１２及び図１３を用いて簡単
に説明する。図１２には、３２Ｋバイトの容量を持つ１
次キャッシュを備えた４台のマルチプロセッサ（マルチ
プロセッサ０〜３）と、各マルチプロセッサに接続され
た、４Ｍバイトの２次キャッシュが示されている。同図
に示すように、ここではキャッシュシステムが２重階層
になっている。図１３には、各１次キャッシュが発行し
た無効化要求（無効化アドレス）を逐次記録するための
ヒストリテーブルの構成例が示されている。このヒスト
リテーブルは、２次キャッシュのタグメモリに装備され
ている。同図には、ヒストリテーブルのほか、与えられ
た無効化アドレスを格納するためのアドレスレジスタ、
２次キャッシュタグテーブル、２次キャッシュタグテー
ブルに格納されているアドレス（タグ）と、アドレスレ
ジスタに格納されたアドレスとを比較してヒット判定を
行う２次キャッシュヒット判定回路、及び、ヒストリテ
ーブルに関するヒット判定を行うヒストリテーブルヒッ
ト判定回路も示されている。

【００１９】そして、無効化アドレスが１次キャッシュ
から発行された場合には、ヒストリテーブルが参照さ
れ、ヒットした場合は、既に無効化が済んでいるものと
して、この要求を削除する。また、あるブロックに対す
る最初の無効化要求が発行された場合、そのブロックの
アドレスについては、ヒストリテーブルに未登録なた
め、この場合は、そのアドレスをヒストリテーブルに登
録すると共に、他の全ての１次キャッシュにこのアドレ
スの無効化要求が発せられる。

【００２０】このように構成すれば、最初の一回以外の
他の１次キャッシュへの無効化要求が削減され、他の１
次キャッシュは、無効化要求に対する処理が軽減される
ことになる。

【００２１】しかしながら、この従来技術においては、
ヒストリテーブルによって２次キャッシュに結合する全
ての１次キャッシュの状態が集中管理されている。例え
ば、１次キャッシュからのコヒーレンシ要求が与えられ
ると、先ず２次キャッシュのヒストリテーブルが参照さ
れ、ヒットしない場合はこのコヒーレンシ要求が該当す
る１次キャッシュに転送される。つまり、この従来技術
は、１次キャッシュ側から見ればディレクトリ方式のデ
ィレクトリに相当するものを２次キャッシュに設置した
ことに他ならない。これでは、転送が２度にわたって行
われてしまい、コヒーレンシ要求時のアクセスレーテン
シが増大してしまう。

【００２２】

【発明が解決しようとする課題】以上のような問題を鑑
み、本発明の目的は、キャッシュブロックの状態判定が
効率よく実行される、キャッシュコヒーレンシ制御方
法、および、これを用いたマルチプロセッサシステムを
提供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するため
の本発明の一態様によれば、複数のキャッシュシステム
のそれぞれに設けられたキャッシュタグメモリにて、少
なくとも、複数キャッシュシステム間に存在する同一ア
ドレスのデータブロックの状態と該アドレスとを管理す
ると共に、前記キャッシュシステムにて前記データブロ
ックへの処理が行われた際、一部の処理については、該
キャッシュシステムから他のキャッシュシステムに、そ
の処理内容と該アドレスを送り、前記複数キャッシュシ
ステム間のデータのコヒーレンシを維持するキャッシュ
コヒーレンシ制御方法において、前記複数のキャッシュ
システムのそれぞれにヒストリーテーブルを設けると共
に、他キャッシュシステムから発行されたアドレスの一
部又は全部を前記ヒストリーテーブルに格納し、前記ア
ドレスを通知されたキャッシュシステムのヒストリーテ
ーブルに該アドレスが格納されている場合には、該キャ
ッシュシステム内において、今回の通知処理に関する前
記キャッシュタグメモリへのアクセスを抑止し、前記ア
ドレスを通知されたキャッシュシステムのヒストリーテ
ーブルに該アドレスが格納されていない場合には、該キ
ャッシュシステム内において、今回の通知に関する前記
キャッシュタグメモリへのアクセスを行うことを特徴と
するキャッシュコヒーレンシ制御方法が提供される。

【００２４】以下、本発明の動作原理を説明する。

【００２５】最初に、読み出し専用ブロックが複数キャ
ッシュシステムで共有されていく過程を例にとって説明
する。

【００２６】ここでは先ず、第一のキャッシュシステム
がメインメモリから該当ブロックを読み出すこととす
る。この際、他のキャッシュシステムは該当ブロックを
所持していないため、このキャッシュブロックは、読み
出した第一のキャッシュシステム内において「Ｅｘｃｌ
ｕｓｉｖｅ」で登録される。その後、第二のプロセッサ
は、共通バスに、このブロックの読み出し要求を発行す
る。第一のプロセッサは、この読み出し要求をスヌープ
し、先程のブロックの登録状態を「Ｓｈａｒｅｄ」に変
更する。この際、第二のプロセッサ以外の第三、第四の
プロセッサも、この読み出し要求をスヌープし、該当ブ
ロックが自身の内部に存在するか否かの判断処理を行う
こととなる。そして、第二のプロセッサは、第一のプロ
セッサからの通知を受けて、メインメモリから読み出し
たデータを「Ｓｈａｒｅｄ」で登録する。これ以降のプ
ロセッサの読み出し処理についても、同様なことが繰り
返されていく。

【００２７】そして、従来技術においては、あるプロセ
ッサから共通バスに読み出し要求が発行される度に、そ
れ以外のキャッシュシステムがこれをスヌープし、該当
ブロックが自身の内部に存在するか否かの判定を行うた
めのキャッシュタグメモリへのアクセスを実行していた
のである。

【００２８】書き込みブロックを、複数プロセッサで共
有していく過程も同様に検討する。

【００２９】先ず、第一のキャッシュシステムが、書き
込み要求発行時において、メインメモリから該当ブロッ
クを読み出すこととする。この際、他のキャッシュシス
テムは、このブロックを所持していないため、第一のキ
ャッシュシステム内で該ブロックが「Ｍｏｄｉｆｉｅ
ｄ」で登録される。次に、第二のプロセッサは、このブ
ロックへの書き込み要求を共通バスに発行する。第一の
プロセッサは、この書き込み要求をスヌープし、自身が
所有する最新データを第二のプロセッサに送付すると共
に、ブロックの状態を「Ｉｎｖａｌｉｄ」に変更する。
第二のプロセッサは、第一のプロセッサからの最新デー
タを受けて、これを「Ｍｏｄｉｆｉｅｄ」で登録する。
これ以降、他のプロセッサ又は第一のプロセッサが当該
ブロックに対する書き込みが発生する度に、共通バスに
書き込み要求が発行され、「Ｍｏｄｉｆｉｅｄ」状態の
ブロックを備えるキャッシュシステムから最新データを
受け取ることとなる。

【００３０】そして、従来技術においては、読み出し要
求時と同様、あるプロセッサから共通バスに書き込み要
求が発行される度に、それ以外のキャッシュシステム
は、これをスヌープし、キャッシュタグメモリへのアク
セスを実行していたのである。

【００３１】しかしながら、例えば図２に示したような
プロトコルを使用した場合、各キャッシュシステムは、
他キャッシュシステムから発行される読み出し要求や書
き込み要求に対して必ずしも、毎回状態判定を行う必要
はない。

【００３２】例えば、該当ブロックを一度「Ｓｈａｒｅ
ｄ」として登録したキャッシュシステムは、その後の他
のキャッシュシステムの読みだし要求時において、その
状態を変更する必要がない。また、「Ｉｎｖａｌｉｄ」
の場合も同様であり、毎回の要求に対して「Ｉｎｖａｌ
ｉｄ」の設定処理を行う必要はない。

【００３３】また、あるプロセッサで書き込み処理が行
われても、要求元である該プロセッサと最新データを供
給するプロセッサ以外のプロセッサは、該当キャッシュ
ブロックの状態が「Ｉｎｖａｌｉｄ」であることを一回
判断すれば、それ以降、このキャッシュブロックの状態
を毎回検査する必要はない。

【００３４】本発明は、このようなことに着目して為さ
れたもので、他キャッシュシステムから発行されたアド
レスをヒストリーテーブルに格納し、次回の同一アドレ
スの要求を削減していこうとするものである。

【００３５】

【発明の実施の形態】以下、本発明が適用されたマルチ
プロセッサシステムの実施形態について、図面を参照し
ながら説明する。

【００３６】図１は、第１の実施形態のマルチプロセッ
サシステムのブロック図である。このマルチプロセッサ
システムは、３つのプロセッサ（プロセッサ１０、プロ
セッサ１１、プロセッサ１２）と、３つのキャッシュシ
ステム（キャッシュシステム２０、２１、２２）と、２
つのメインメモリ（メインメモリ４０、４１）と、これ
ら２つのメインメモリと前述の３つのキャッシュシステ
ムに接続された共通バス３０を備える。プロセッサ数、
キャッシュシステム数、メインメモリ数については、構
築するマルチプロセッサシステムに合わせて変更すれば
よい。

【００３７】キャッシュシステム２０は、プロセッサ１
０とのインターフェースとなるプロセッサインターフェ
ース２０１と、共通バス３０とのインターフェースとな
るメモリバスインターフェース２０７と、本実施形態の
特徴部分であるコヒーレンシトランザクションヒストリ
制御回路（ＣＴＨ制御回路）２０８と、プロセッサイン
ターフェース２０１やＣＴＨ制御回路２０８から送られ
たアドレスがセットされるアドレスレジスタ２０２と、
キャッシュデータが格納されるキャッシュデータメモリ
２０５と、キャッシュデータメモリ２０５に格納されて
いるキャッシュデータのアドレスが格納されるキャッシ
ュタグメモリ２０３と、キャッシュデータメモリ２０５
に格納されるデータやキャッシュデータメモリ２０５か
ら読み出されたデータが一旦格納されるデータバッファ
２０６と、キャッシュシステム２０内の各部の制御を行
うキャッシュ制御回路２０４とを備える。キャッシュタ
グメモリ２０３は、メインメモリ４０、４１よりも高速
なメモリ素子を用いて実現されている。例えば、メイン
メモリ４０、４１には、ＤＲＡＭ（Dynamic Random-Acc
ess Memory）が、キャッシュタグメモリ２０３には、Ｓ
ＲＡＭ（Static Random-Access Memory）が用いられ
る。キャッシュデータメモリ２０５は、１セット中に２
つのブロックが存在する、いわゆる２ウェイセットのア
ソシアティブ構造となっている。このセットは、複数存
在する。各セットのブロックは、記憶管理の対象となる
情報の最小単位であり、キャッシュシステム間や、キャ
ッシュシステム−メインメモリ間をはじめ、接続機器間
でのデータの送受は、このブロック単位で行われる。キ
ャッシュタグメモリ２０３についても、キャッシュデー
タメモリ２０５に対応して２ウェイ構造となっている。
各ブロックには固有のアドレス（タグ）が予め付されて
おり、このタグがキャッシュタグメモリ２０３に格納さ
れる。以上説明したキャッシュタグメモリ２０３やキャ
ッシュデータメモリ２０５の構造については既によく知
られているので詳細な説明は省くこととする。

【００３８】キャッシュシステム２１についても、キャ
ッシュシステム２０と同様に構成されている。すなわ
ち、プロセッサインターフェース２１１と、メモリバス
インターフェース２１７と、コヒーレンシトランザクシ
ョンヒストリ制御回路（ＣＴＨ制御回路）２１８と、ア
ドレスレジスタ２１２と、キャッシュデータメモリ２１
５と、キャッシュタグメモリ２１３と、データバッファ
２１６と、キャッシュ制御回路２１４がキャッシュシス
テム２１内に設けられている。キャッシュシステム２２
の構成については図示省略しているが、これと同様なも
のである。

【００３９】以上説明したマルチプロセッサシステムに
おいて、プロセッサ１０より読み出しリクエストが発行
されると、キャッシュシステム２０は、このリクエスト
をプロセッサインターフェース２０１で受け取る。続い
て、キャッシュシステム２０は、読み出しリクエストに
含まれるアドレス（リクエストアドレス）をアドレスレ
ジスタ２０２に設定し、キャッシュタグメモリ２０３と
キャッシュデータメモリ２０５をアクセスする。キャッ
シュタグメモリ２０３の内容は、キャッシュ制御回路２
０４に伝えられ、キャッシュヒット判定が行われる。こ
こでは、リクエストアドレスに対応するタグがキャッシ
ュタグメモリ２０３に存在するか否かが判定され、さら
に、目的のタグが存在した場合には、そのタグに対応付
けられたブロックがどのような状態であるのかが判定さ
れる。ブロックの状態判定については、後で詳述するこ
ととする。キャッシュヒットの場合は、該当するタグの
ブロックのキャッシュデータがキャッシュデータメモリ
２０５から読み出され、データバッファ２０６にセット
される。このデータは、プロセッサインターフェース２
０１を介してプロセッサ１０に返却される。

【００４０】一方、キャッシュミスの場合は、メモリバ
スインターフェース２０７にこの旨を通知し、メモリバ
スインターフェース２０７から共通バス３０に向けて読
み出し要求トランザクションを発行する。読み出し要求
トランザクションは、共通バス３０を流れ、その他のキ
ャッシュシステムやメインメモリ４０、４１に到達す
る。その後、メインメモリもしくは他キャッシュシステ
ムより最新のデータが共通バス３０に返却される。メモ
リバスインターフェース２０７は、この最新データを受
け取り、データバッファ２０６に転送する。このデータ
は、プロセッサインターフェース２０１を通じてプロセ
ッサ１０に返却され、さらに、これと同じデータが、キ
ャッシュデータメモリ２０５に書き込まれる。

【００４１】また、プロセッサ１０より書き込みリクエ
ストが発行されると、読み出し時と同様に、キャッシュ
タグメモリ２０３が参照されヒット判定が行われる。キ
ャッシュヒットの場合、プロセッサ１０から送られた書
き込みデータは、データバッファ２０６を経由してキャ
ッシュデータメモリ２０５に書き込まれる。

【００４２】一方、キャッシュミスの場合は、メモリバ
スインターフェース２０７から共通バス３０に書き込み
要求トランザクションが発行される。メモリバスインタ
ーフェース２０７は、その後、メインメモリもしくは他
キャッシュシステムより最新のデータを受け取り、これ
をデータバッファ２０６に転送する。データバッファ２
０６では、この最新データと、プロセッサインターフェ
ース２０１を通じて取得した、プロセッサからの書き込
みデータとがマージされ、マージされたデータがキャッ
シュデータメモリ２０５に書き込まれる。データの送受
がブロック単位で行われることについては既に述べた通
りであるが、これにより、プロセッサからの書き込みデ
ータと、他キャッシュシステム等から受け取った最新デ
ータとは通常、キャッシュデータメモリ２０５の該当ブ
ロック内で混在することとなる。なお、キャッシュ中の
ブロックは、メモリフル等で置き換えの対象となった場
合に、その内容がメインメモリに書き込まれることとな
る。このように所定の条件下でのみデータがメインメモ
リに書き込まれ、それ以外は、キャッシュのブロックに
対してデータの書き込みが行われる方式は、一般にライ
ト・バック方式と呼ばれる。もちろん、本発明は、この
方式に限定されない。

【００４３】本マルチプロセッサシステムで行われるキ
ャッシュコヒーレンシ制御は、図２に示すプロトコルに
よるものとする。このプロトコルは、従来技術で説明し
た通りであり、キャッシュ内の各ブロックを、変更済み
（Ｍｏｄｉｆｉｅｄ）、排他的（Ｅｘｃｌｕｓｉｖ
ｅ）、共有（Ｓｈａｒｅｄ）、無効（Ｉｎｖａｌｉｄ）
の４状態（いわゆるＭＥＳＩアルゴリズム）で管理して
いる。図２において、「Ｉｎｖａｌｉｄ」は、該当キャ
ッシュブロックに有効なデータが入っていないことを示
している。「Ｓｈａｒｅｄ」は、該当キャッシュブロッ
クにメインメモリと同じデータ（クリーンなデータ）が
入ってはいるが、このデータのコピーが他のキャッシュ
に存在することを示している。すなわち、該当キャッシ
ュブロックのクリーンなデータを他のキャッシュと共有
していることを示している。「Ｅｘｃｌｕｓｉｖｅ」
は、該当キャッシュブロックにメインメモリと同じデー
タ（クリーンなデータ）が入っており、かつ、このデー
タのコピーが他のキャッシュに存在しないことを示して
いる。「Ｍｏｄｉｆｉｅｄ」は、該当キャッシュブロッ
クにメインメモリとは異なる可能性があるデータが格納
されており、このデータのコピーが他のキャッシュに存
在しないことを示している。該当キャッシュブロックに
データが書き込まれるた場合、この書き込み済みデータ
は、メインメモリとは異なる可能性があるダーティなデ
ータとなる。このように、「Ｓｈａｒｅｄ」、「Ｅｘｃ
ｌｕｓｉｖｅ」、「Ｍｏｄｉｆｉｅｄ」では、「Ｉｎｖ
ａｌｉｄ」と異なり、該当キャッシュブロック内に参照
すべき有効なデータが入っている。なお、これらのブロ
ック状態は、キャッシュタグメモリ２０３に格納され
る。

【００４４】以下、このキャッシュコヒーレンシ制御を
踏まえて、先程説明した読み出しリクエスト及び書き込
みリクエストの流れをさらに説明する。

【００４５】プロセッサ１０から読み出しリクエストが
発行されると、このリクエストアドレスは、アドレスレ
ジスタ２０２に設定され、キャッシュ制御回路２０４に
よる前述の判定処理が行われる。これについては既に記
述した通りであるが、この判定処理では、リクエストア
ドレスが指し示すブロックの状態が、「Ｍｏｄｉｆｉｅ
ｄ」、「Ｅｘｃｌｕｓｉｖｅ」、「Ｓｈａｒｅｄ」なら
ば、キャッシュヒットであると判定される。この場合、
キャッシュデータメモリ２０５の該当ブロックの内容を
読み出して、これをプロセッサ１０に返却する。ブロッ
ク状態は、そのままとする。一方、「Ｉｎｖａｌｉｄ」
の場合は、キャッシュミスと判定し、メモリバスインタ
ーフェース２０７より共通バス３０に読み出し要求トラ
ンザクションを発行する。他のキャッシュシステム２１
及び２２は、共通バス３０に流れる当該トランザクショ
ンをスヌープし、自身のキャッシュ状態をチェックす
る。キャッシュシステム２１及び２２では、同様なチェ
ック処理が行われるため、ここではキャッシュシステム
２１を例にとって説明する。キャッシュシステム２１
は、メモリバスインターフェース２１７より取り込んだ
読み出し要求トランザクションを、ＣＴＨ制御回路２１
８に送出する。ＣＴＨ制御回路２１８の動作については
後で詳述するが、ここではＣＴＨ制御回路２１８で読み
出し要求トランザクションがヒットせず、そのまま通過
してアドレスレジスタ２１２に転送されることとする。
具体的には、この転送によって、読み出し要求トランザ
クションに含まれている読み出しアドレスがアドレスレ
ジスタ２１２にセットされる。キャッシュ制御回路２１
４は、アドレスレジスタ２１２にセットされたアドレス
に対応するタグが、キャッシュタグメモリ２１３に存在
するか否かを判定し、さらに、そのタグが示すブロック
の状態を判定する。ブロックの状態が「Ｍｏｄｉｆｉｅ
ｄ」、「Ｅｘｃｌｕｓｉｖｅ」、「Ｓｈａｒｅｄ」なら
ば、これを「Ｓｈａｒｅｄ」に変更する。ブロックの状
態が「Ｅｘｃｌｕｓｉｖｅ」、「Ｓｈａｒｅｄ」の場
合、キャッシュシステム２０が必要とする最新データ
は、メインメモリ４０あるいはメインメモリ４１にも存
在することになる。したがって、この場合は、メインメ
モリ４０又は４１に格納されている最新データが共通バ
ス３０に読み出され、キャッシュシステム２０に転送さ
れる。また、ブロックの状態が「Ｍｏｄｉｆｉｅｄ」の
場合、このブロック内のデータが最新のデータである。
したがって、この場合は、キャッシュデータメモリ２１
５から、このブロックのデータをデータバッファ２１６
に読み出し、これを、メモリバスインターフェース２１
７を介して共通バス３０に送出する。これによりキャッ
シュシステム２１が保有している最新データが、要求元
のキャッシュシステム２０に転送される。また、メイン
メモリ４０、４１も、共通バス３０を介してこの最新デ
ータを受取り、受け取った最新データを該当ブロックに
書き込む。発行元キャッシュシステム２０は、共通バス
３０を流れる最新データをメモリバスインターフェース
２０７経由で受け取る。その後、発行元システムキャッ
シュ２０は、受け取った最新データをプロセッサ１０に
返却すると共に、これと同じデータをキャッシュデータ
メモリ２０５に格納する。格納時のブロックの状態は、
他キャッシュシステム２１のブロック状態によらず、
「Ｓｈａｒｅｄ」とする。

【００４６】また、プロセッサ１０から書き込みリクエ
ストが発行された場合も、先程と同様、キャッシュタグ
メモリ２０３が参照され、キャッシュ制御回路２０４で
判定処理が行われる。この結果、該当ブロックの状態が
「Ｍｏｄｉｆｉｅｄ」又は「Ｅｘｃｌｕｓｉｖｅ」の場
合は、キャッシュヒットとして、このブロックに書き込
みを行う。「Ｅｘｃｌｕｓｉｖｅ」の場合、さらに、ブ
ロック状態を「Ｍｏｄｉｆｉｅｄ」に設定する。「Ｓｈ
ａｒｅｄ」又は「Ｉｎｖａｌｉｄ」の場合は、キャッシ
ュミスと判定し、メモリバスインターフェース２０７よ
り共通バス３０に書き込み要求トランザクションを発行
する。

【００４７】読み出し要求時と同様に、他のキャッシュ
システム２１及び２２は、共通バス３０に流れる当該ト
ランザクションをスヌープして、自身のキャッシュ状態
をチェックする。キャッシュシステム２１及び２２で
は、同様なチェック処理が行われるため、ここでもキャ
ッシュシステム２１を例にとって説明する。キャッシュ
システム２１は、メモリバスインターフェース２１７よ
り取り込んだ書き込み要求トランザクションを、ＣＴＨ
制御回路２１８に送出する。ＣＴＨ制御回路２１８の動
作は後述するが、ここではＣＴＨ制御回路２１８で書き
込み要求トランザクションがヒットせず、そのまま通過
してアドレスレジスタ２１２に転送されることとする。
具体的には、この転送によって、書き込み要求トランザ
クションに含まれている書き込みアドレスがアドレスレ
ジスタ２１２にセットされる。キャッシュ制御回路２１
４は、アドレスレジスタ２１２にセットされたアドレス
に対応するタグが、キャッシュタグメモリ２１３に存在
するか否かを判定し、さらに、そのタグが示すブロック
の状態を判定する。ブロックの状態が「Ｍｏｄｉｆｉｅ
ｄ」、「Ｅｘｃｌｕｓｉｖｅ」、「Ｓｈａｒｅｄ」なら
ば、これを「Ｉｎｖａｌｉｄ」に変更する。ブロックの
状態が「Ｅｘｃｌｕｓｉｖｅ」、「Ｓｈａｒｅｄ」の場
合、キャッシュシステム２０が必要とする最新データ
は、メインメモリ４０あるいはメインメモリ４１にも存
在することになる。したがって、この場合は、メインメ
モリ４０又は４１に格納されている最新データが共通バ
ス３０に読み出され、キャッシュシステム２０に転送さ
れる。また、ブロックの状態が「Ｍｏｄｉｆｉｅｄ」の
場合、このブロック内のデータが最新データである。し
たがって、この場合は、キャッシュデータメモリ２１５
から、このブロックのデータをデータバッファ２１６に
読み出し、これを、メモリバスインターフェース２１７
を介して共通バス３０に送出する。これによりキャッシ
ュシステム２１が保有している最新データが、要求元の
キャッシュシステム２０に転送される。また、メインメ
モリ４０、４１も、共通バス３０を介してこの最新デー
タを受け取り、これを該当ブロックに書き込む。発行元
キャッシュ２０は、メモリバスインターフェース２０７
経由で最新データを受取り、データバッファ２０６に格
納する。この最新データは、更に、プロセッサ１０から
送られた書き込みデータとマージされ、キャッシュデー
タメモリ２０５の該当ブロックに書き込まれる。ブロッ
クの状態は、他キャッシュシステム２１のブロック状態
によらず、「Ｍｏｄｉｆｉｅｄ」とする。

【００４８】つぎに、本実施形態の特徴部分であるコヒ
ーレンシトランザクションヒストリ制御回路（ＣＴＨ制
御回路）２０８について説明する。ＣＴＨ制御回路２０
８は、コヒーレンシ制御を行うために用意された、メモ
リバスインターフェース２０７とアドレスレジスタ２０
２と間の転送路に割り込む形で設置されている。ＣＴＨ
制御回路２０８は、コヒーレンシトランザクションヒス
トリテーブル（ＣＴＨＴ）２０Ａと、ＣＴＨ制御回路２
０Ｂと、ＡＮＤゲート２０Ｃと、アドレスレジスタ２０
９を有して構成されている。ＣＴＨ制御回路２０８の詳
細は、図４に示されている。なお、図４の括弧内には、
キャッシュシステム２１内のＣＴＨ制御回路２１８の構
成要素の番号を記載した。ＣＴＨ制御回路２０Ｂは、比
較器８０１と、ＣＴＨヒット判定回路８０２とを備え
る。ヒストリテーブル２０Ａを構成するにあたっては、
キャッシュデータメモリに従来より採用されている方式
をそのまま適用することができる。すなわち、各ブロッ
クのキャッシュ上での位置が一意に決められているダイ
レクト・マップ方式、ブロックをキャッシュ上の任意の
位置に置くことができるフル・アソシアティブ方式、及
び、ブロックをキャッシュ上のある決められた範囲の中
だけ置くことができるセット・アソシアティブ方式の何
れを採用しても構わない。本実施例では、説明を簡単に
するためダイレクト・マップ方式を採用した。

【００４９】本実施形態のＣＴＨ制御回路２０８は、３
２ビット幅のアドレス（４ＧＢ（ギガバイト）空間を表
現可能なアドレス）を取り扱うことが可能であり、外部
から供給された３２ビットアドレスは、アドレスレジス
タ２０９にセットされる。ＣＴＨＴ２０Ａは、１サイズ
が１８ビットの格納領域（エントリ）を２Ｋ個持つテー
ブルであり、これらの格納領域には０〜２０４７までの
エントリ番号が付されている。各エントリに用意された
１８ビットの内訳は、アドレスレジスタ２０９にセット
されたアドレスの上位１６ビットを保持するための１６
ビットと、該アドレスが指すブロックの状態を表すステ
ータスビット２ビットとなっている。０〜２０４７の各
エントリ番号は、アドレスレジスタ２０９にアドレスが
セットされた際に、セットされたアドレスのビット１６
からビット２６までの１１ビットと比較される。ステー
タスビットは、「ｍｉｓｓ」、「Ｓ−Ｈｉｔ」、「Ｉ−
Ｈｉｔ」の何れかに設定される。「ｍｉｓｓ」は、アド
レスレジスタ２０９にセットされたアドレスがＣＴＨＴ
２０Ａに登録されていない場合に設定される。「Ｓ−Ｈ
ｉｔ」は、アドレスレジスタ２０９にセットされたアド
レスがＣＴＨＴ２０Ａに登録されており、かつ、キャッ
シュタグメモリ２０３において該当ブロックの状態が
「Ｓｈａｒｅｄ」もしくは「Ｉｎｖａｌｉｄ」になって
いる場合に設定される。「Ｉ−Ｈｉｔ」は、アドレスレ
ジスタ２０９にセットされたアドレスがＣＴＨＴ２０Ａ
に登録されており、かつ、キャッシュタグメモリ２０３
において該当ブロックの状態が「Ｉｎｖａｌｉｄ」とな
っている場合に設定される。

【００５０】そして、ＣＴＨ制御回路２０８は、メモリ
バスインターフェース２０７より書き込み要求トランザ
クション又は読み出し要求トランザクションを受け取る
と、このトランザクションに含まれているアドレスをア
ドレスレジスタ２０９にセットする。セットされたアド
レスのうちのビット１６からビット２６までの１１ビッ
トは、ＣＴＨＴ２０Ａの各エントリ番号と比較され、一
致したエントリ番号のエントリに格納されている１６ビ
ットデータ（１８ビットデータのうちのステータスビッ
ト２ビットを除くデータ）が比較器８０１に出力され
る。比較器８０３に出力された１６ビットデータは、比
較器８０１で、アドレスレジスタ２０９にセットされて
いるアドレスの上位１６ビットと比較され、その結果が
アドレスヒット信号８０３としてＣＴＨヒット判定回路
８０２に出力される。ＣＴＨヒット判定論理８０２は、
アドレスヒット信号８０３と、ＣＴＨＴ２０Ａのステー
タスビット状態を表すステータスビット信号８０４の２
つの信号を受け、これらをもとに所定の判定処理を行
う。判定処理の結果は、ＣＴＨ状態信号８０６及び転送
抑止信号８０５として出力される。ＣＴＨ状態信号８０
６は、メモリバスインターフェース２０７に出力され、
転送抑止信号８０５は、ＡＮＤゲート２０Ｃに出力され
る。これを受けたＡＮＤゲート２０Ｃは、アドレスレジ
スタ２０９にセットされているアドレスをアドレスレジ
スタ２０２にそのまま出力するか、又は、この出力を取
り止める。

【００５１】図５は、ＣＴＨヒット判定回路８０２の動
作表である。図３は、ＣＴＨヒット判定回路８０２の動
作を含めたＣＴＨ制御回路２０Ｂの動作表である。

【００５２】図５に示すように、アドレスヒット信号８
０３は、「ｈｉｔ」と「ｍｉｓｓ」の何れかを表すもの
で、これらは設定電圧で区別される。以下、信号が表す
各種状態は、設定電圧で区別するものとする。「ｈｉ
ｔ」は、ＣＴＨＴ２０Ａにて選択されたエントリ中に格
納されている１６ビットデータと、アドレスレジスタ２
０９にセットされているアドレスの上位１６ビットとが
一致している場合に設定される。「ｍｉｓｓ」は、これ
らが一致していない場合に設定される。転送抑止信号８
０５は、アドレスヒット信号８０３とステータスビット
信号８０４をもとに、「０」、「１」の何れかの状態に
設定される。「０」を示す転送抑止信号８０５を受けた
ＡＮＤゲート２０Ｃは、アドレスレジスタ２０９にセッ
トされているアドレスをアドレスレジスタ２０２にその
まま出力する。「１」を示す転送抑止信号８０５を受け
たＡＮＤゲート２０Ｃは、アドレスレジスタ２０９にセ
ットされているアドレスの出力を取り止める。ＣＴＨ状
態信号８０６は、ステータスビットと基本的には同じ状
態に設定されるが、ステータスビットが無効（「−」）
の場合は、「Ｍｉｓｓ」に設定される。

【００５３】以下、図５及び図３を参照しつつ、各キャ
ッシュシステムの動作を説明する。ここでは、他キャッ
シュシステムをキャッシュシステム２０とし、自キャッ
シュシステムをキャッシュシステム２１として話しを進
める。

【００５４】自キャッシュシステム２１のＣＴＨ制御回
路２１８は、メモリバスインターフェース２１７を介し
て他キャッシュシステム２０からの読み出し要求を受け
取ると、この読み出し要求の示すアドレスに応じて動作
し、その結果を、ＣＴＨ状態信号８１６及び転送抑止信
号８１５として出力する。具体的には、アドレスがＣＴ
ＨＴ２１Ａに登録されていない場合、または、アドレス
がＣＴＨＴ２１Ａに登録されていてもステータスビット
が無効の場合に、「Ｍｉｓｓ」を表すＣＴＨ状態信号８
１６と「０」を表す転送抑止信号８１５を出力する。こ
の転送抑止信号８１５により、読み出し要求アドレス
は、そのまま、アドレスレジスタ２１２に転送される。
なお、この転送処理と同時に、アドレスレジスタ２１２
に送られるアドレスの値を、ＣＴＨＴ２１Ａに「Ｓ−Ｈ
ｉｔ」として登録する。アドレスレジスタ２１２にアド
レスが送られると、その後は、図２で説明したキャッシ
ュタグメモリ２１３へのアクセスが行われる。一方、読
み出し要求のアドレスが、「Ｓ−Ｈｉｔ」または「Ｉ−
Ｈｉｔ」としてヒットすると、ＡＮＤゲート２１Ｃによ
るアドレスの転送が抑止される。「Ｓ−Ｈｉｔ」または
「Ｉ−Ｈｉｔ」は、前述したように、キャッシュタグメ
モリ２１３において該当ブロックが「Ｓｈａｒｅｄ」又
は「Ｉｎｖａｌｉｄ」となっている場合に設定される
が、該当ブロックが「Ｓｈａｒｅｄ」又は「Ｉｎｖａｌ
ｉｄ」の何れかの状態にあれば、図２で説明したよう
に、キャッシュシステム２０が必要とするデータは、メ
インメモリから供給され、また、キャッシュタグメモリ
２１３の該当ブロックの状態も変更されない。すなわ
ち、他キャッシュからの読み出し要求時に「Ｓ−Ｈｉ
ｔ」又は「Ｉ−Ｈｉｔ」となった場合には、読み出しア
ドレスは、キャッシュタグメモリ側で特に必要とされて
いないのである。したがって、この場合のアドレス転送
を抑止すれば、キャッシュタグメモリ側での処理が省か
れ、負荷が軽減されることとなる。なお、キャッシュタ
グメモリ側を作動させない分、キャッシュシステム２０
への応答処理は、ＣＴＨ制御回路２１８が行う。すなわ
ち、ＣＴＨ制御回路２１８は、「Ｓ−Ｈｉｔ」の場合に
おいては、該当ブロックが「Ｓｈａｒｅｄ」である旨を
キャッシュシステム２０に通知する。また、「Ｉ−Ｈｉ
ｔ」の場合においては、該当ブロックが「Ｉｎｖａｌｉ
ｄ」である旨をキャッシュシステム２０に通知する。な
お、この通知処理の負荷は、キャッシュタグメモリ側全
体を動作させた場合と比較にならない程小さいものであ
る。

【００５５】また、自キャッシュシステム２１のＣＴＨ
制御回路２１８は、メモリバスインターフェース２１７
を介して他キャッシュシステム２０からの書き込み要求
を受け取ると、この書き込み要求の示すアドレスに応じ
て動作し、その結果を、前述と同様、ＣＴＨ状態信号８
１６及び転送抑止信号８１５として出力する。具体的に
は、アドレスがＣＴＨＴ２１Ａに登録されていない場
合、または、アドレスがＣＴＨＴ２１Ａに登録されてい
てもステータスビットが無効の場合に、読み出し時と同
様、「Ｍｉｓｓ」を表すＣＴＨ状態信号８１６と「０」
を表す転送抑止信号８１５を出力する。この転送抑止信
号８１５により、読み出し要求アドレスは、そのまま、
アドレスレジスタ２１２に転送される。なお、この転送
処理と同時に、アドレスレジスタ２１２に送られるアド
レスの値を、ＣＴＨＴ２１Ａに「Ｉ−Ｈｉｔ」として登
録する。アドレスレジスタ２１２にアドレスが送られる
と、その後は、図２で説明したキャッシュタグメモリ２
１３へのアクセスが行われるまた、ここでは、さらに、
「Ｓ−Ｈｉｔ」の場合も、このような動作が行われる。
「Ｓ−Ｈｉｔ」は、前述したように、キャッシュタグメ
モリ２１３において該当ブロックが「Ｓｈａｒｅｄ」又
は「Ｉｎｖａｌｉｄ」となっている場合に設定される
が、該当ブロックの状態が、「Ｓｈａｒｅｄ」の場合
は、これを「Ｉｎｖａｌｉｄ」に変更する必要がある。
したがって、書き込み要求時においては「Ｓ−Ｈｉｔ」
の場合でもアドレス転送を行うのである。一方、書き込
み要求のアドレスが、「Ｉ−Ｈｉｔ」としてヒットする
と、ＡＮＤゲート２１Ｃによるアドレスの転送が抑止さ
れる。「Ｉ−Ｈｉｔ」となった場合、前述と同様、書き
込みアドレスは、キャッシュタグメモリ側で特に必要と
されていないので、アドレス転送を抑止する。なお、Ｃ
ＴＨ制御回路２１８は、「Ｉ−Ｈｉｔ」の場合において
は、該当ブロックが「Ｉｎｖａｌｉｄ」である旨をキャ
ッシュシステム２０に通知する。

【００５６】また、自キャッシュシステム発行の読み出
し要求時又は書き込み要求時においては、ヒットしても
ミスでもＣＴＨ制御回路２１８でヒット判定される。す
なわち、必要に応じてＣＴＨＴ２１Ａの更新が行われる
だけで、キャッシュタグメモリ２１３へのアドレスの転
送は行われない。ＣＴＨＴ２１Ａの更新は、次のように
行う。書き込み要求で「Ｓ−Ｈｉｔ」又は「Ｉ−Ｈｉ
ｔ」した場合は該当ブロックの状態を「ｍｉｓｓ」に変
更する。これによりＣＴＨＴ２１Ａから該当ブロックが
削除される。読み出し要求で「Ｉ−Ｈｉｔ」した場合
は、該当ブロックの状態を「Ｓ−Ｈｉｔ」に変更する。
これ以外では、該当ブロックの状態は変更されない。な
お、読み出し要求時に常に「Ｓ−Ｈｉｔ」登録しても構
わないが、共有されていないブロックをヒストリテーブ
ルに積極的に登録すると、ヒストリテーブルのヒット確
率が低下する恐れがある。従って、他キャッシュ要求で
「Ｉ−Ｈｉｔ」登録したことのあるブロックのみ「Ｓ−
Ｈｉｔ」登録するように制御した方が都合がよい。

【００５７】図６に、ＣＴＨヒット判定回路の別な動作
例を示す。この例では、コヒーレンシトランザクション
ヒストリテーブル（ＣＴＨＴ）に記録するブロック状態
を「Ｍｉｓｓ」と「Ｈｉｔ」のみにしてある。「Ｈｉ
ｔ」は、前述の「Ｉ−Ｈｉｔ」に相当するものである。
ヒストリテーブルの容量が限られている場合、時間的局
所性の高いデータのみを登録した方が効率が良いが、読
み出し要求と書き込み要求では、データの共有という観
点で書き込み要求の方が局所性が高いのが一般的であ
る。従って、ここでは、書き込みトランザクションに限
ってヒストリテーブルに記録するようにした。

【００５８】以上のように本実施形態によれば、キャッ
シュブロック状態の高速判定が可能となり、ひいては、
キャッシュミス時の該当ブロックのキャッシュ登録が高
速化される。また、他キャッシュシステムの要求による
キャッシュメモリへのアクセス回数が減れば、自プロセ
ッサからのアクセスを遅延させることがない。また、キ
ャッシュタグメモリには、通常、高速で高価なメモリが
使用され、要求スループットが高まるにつれてその度合
いが増大する。しかし、本実施形態のようにキャッシュ
メモリへのアクセス回数を減らし、要求スループット自
体を低減することができれば、ハードウエアコストを削
減することができる。

【００５９】図７は、本発明が適用されたマルチプロセ
ッサシステムの第２の実施形態のブロック図である。図
７において、３１は、相互結合網（スイッチ）、２０
Ｄ、２１Ｄは、スイッチインターフェースである。その
他の要素は図１と同一である。スイッチには、いわゆる
クロスバースイッチを用いることもできる。「従来の技
術」で指摘したように、スヌープ方式では共有バスのス
ループットが不足する可能性が大きい。バスには、全て
のプロセッサ及びキャッシュシステムとメインメモリが
接続されるため、スループットの向上のために動作周波
数を高めようとしても、信号伝搬遅延時間でその上限が
押さえられてしまう。また、データ幅を増やすと、接続
するキャッシュシステムやメインメモリのデータ幅全て
を広めることになり、コスト増を伴ってしまう。一方、
スイッチはバスよりも実装条件が緩いため、大きなスル
ープットが必要な場合に有効である。スイッチ結合でス
ヌープ方式を実現するためには、コヒーレンシ要求をコ
ヒーレンシ制御が必要なキャッシュシステム全てにマル
チキャストし、バスと同様に他のキャッシュシステムで
スヌープすればよい。図７のマルチプロセッサシステム
では、図１のシステムと同様、図２に示したコヒーレン
シプロトコルによるキャッシュコヒーレンシ制御が実現
可能である。また、コヒーレンシトランザクションヒス
トリ制御については、図３、図６、及び、後述する図９
の何れの態様も適用可能である。

【００６０】図８に、図２とは異なる別のコヒーレンシ
プロトコルを示す。本プロトコルでは、図２のプロトコ
ルに対して幾つかの拡張を行っている。第１に、読み出
し要求に加えて、読み出し要求（２）を追加した。図８
での読み出し要求は図２の読み出し要求と同一である。
なお、読み出し要求の際のキャッシュミスにおいては、
前述した通り「Ｓｈａｒｅｄ」で登録するが、「Ｓｈａ
ｒｅｄ」で登録されたブロックに対して書き込みを実行
すると再びキャッシュミスが発生してしまう。このた
め、読み込みと書き込みの両方が行われるブロックで、
データを読み込み、演算をし、この結果の書き込みを行
うと、読み出しと書き込みの２回のキャッシュミスを発
生させてしまいシステムの性能を低下させてしまう。こ
の様なブロックについては予め書き込み要求を発行して
おけばよいという考えもあるが、読み込み命令実行時
に、これ以降に同一ブロックで書き込みが発生するか、
それとも書き込みは別なブロックに対して発生するのか
をハードウエアで検出することは非常に困難である。

【００６１】新たに追加した読み込み要求（２）は、従
来のイリノイアルゴリズム等で行われているように、読
み込み要求によるキャッシュミス時に、他のキャッシュ
システムの状態を見知し、他のキャッシュに当該ブロッ
クが登録されていれば「Ｓｈａｒｅｄ」状態にし、他の
全てのキャッシュに当該ブロックが登録されていない時
は「Ｅｘｃｌｕｓｉｖｅ」で登録するように変更したも
のである。また、更に、他のキャッシュが「Ｍｏｄｉｆ
ｉｅｄ」状態でキャッシュ間データ転送が発生した際
は、転送元のキャッシュは「Ｉｎｖａｌｉｄ」にして、
登録先のキャッシュ状態を「Ｅｘｃｌｕｓｉｖｅ」で登
録するようにしたものである。読み込み要求と読み込み
要求（２）の使い分けは、ページテーブル等で、読み出
し専用指定が行われているブロックに対しては読み出し
専用要求を発行し、読み出し書き込み両方が可能なペー
ジに対しては読み出し要求（２）を用いれば良い。これ
により、読み込み、書き込みの両方が可能なブロックに
対して、適切なキャッシュ状態登録が可能になり、キャ
ッシュミスの発生を幾らか低減することが可能になる。

【００６２】また、図８のコヒーレンシプロトコルで
は、更にキャッシュの掃き出し要求も加えた。キャッシ
ュの掃き出し要求は、システムに入出力プロセッサ等が
接続されている場合、入出力プロセッサと、プロセッサ
のキャッシュメモリとのコヒーレンシ維持のためソフト
ウエアに設けられるシステム制御命令である。入出力プ
ロセッサ（図示せず）は共通バスに接続されることが多
く、プロセッサとは独立にメインメモリに読み込み書き
込みを実行する。入出力プロセッサとプロセッサのキャ
ッシュメモリとのコヒーレンシ制御は、ハードウエアと
ソフトウエアの共同作業により実現されるため、マルチ
プロセッサのキャッシュシステム間のようなハードウエ
アによるコヒーレンシ制御は不要であるが、掃き出し要
求のようなシステム制御命令が装備される。掃き出し要
求は、該当ブロックがキャッシュ上に登録されている場
合、「Ｍｏｄｉｆｉｅｄ」状態ならばそのデータをメイ
ンメモリに掃き出し、状態を「Ｉｎｖａｌｉｄ」にす
る。また、「Ｅｘｃｌｕｓｉｖｅ」又は「Ｓｈａｒｅ
ｄ」ならば状態を「Ｉｎｖａｌｉｄ」にする。この要求
は、キャッシュコヒーレンシを維持する全キャッシュシ
ステムに対して行われる。掃き出し要求が実行される
と、各キャッシュシステムが未登録状態となる。そし
て、この状態をヒストリテーブルで記憶しておけば、入
出力動作が完了した後、あるプロセッサがメインメモリ
から再びデータを読み出す際に、他プロセッサのキャッ
シュシステムがこの読み込み要求でキャッシュタグメモ
リに多大なスループット要求が発生することを避けるこ
とができる。

【００６３】なお、図８のコヒーレンシプロトコルで
は、他キャッシュシステムの発行したトランザクション
をスヌープした際に、トランザクションタイプが読み出
し要求（２）の場合は、共通バスを介して「Ｓｈａｒｅ
ｄ」状態で登録すべきか「Ｅｘｃｌｕｓｉｖｅ」状態で
登録可能かを通知する。発行元キャッシュシステムは、
他の全てのキャッシュシステムから「Ｅｘｃｌｕｓｉｖ
ｅ」登録が可能であると通知を受けたときのみ「Ｅｘｃ
ｌｕｓｉｖｅ」状態で登録する。

【００６４】図８のコヒーレンシプロトコルに対するＣ
ＴＨ制御回路２０８の動作を図９に示す。読み出し要求
及び書き込み要求に対するヒストリテーブルの動作は図
３と同一であるため説明を省略する。他キャッシュ発行
の読み出し要求（２）に対してはヒストリテーブル２０
Ａへの登録は行わない。その替わりに、自キャッシュシ
ステム発行のキャッシュ間データ転送及びリプレイスに
よるメインメモリへのデータ転送が発生した際に、この
ブロックを「Ｉ−Ｈｉｔ」としてヒストリテーブルへ登
録する。また、掃き出し要求をスヌープした際は、発行
元が自キャッシュでも他キャッシュでも当該ブロックを
「Ｉ−Ｈｉｔ」として登録する。リプレイスとは、フル
エントリされたキャッシュデータメモリに新たなキャッ
シュデータブロックを追加する際に、何れかのブロック
（例えば、最も旧いブロック）をメモリに書き戻す動作
である。

【００６５】図１０及び図１１は、本発明が適用された
マルチプロセッサシステムの第３の実施形態のブロック
図である。なお、図１１は、図１０に続くもので、これ
らで一つのマルチプロセッサシステムを表している。

【００６６】図１０においては、図７のマルチプロセッ
サシステムと同様に相互結合網で複数のプロセッサ（キ
ャッシュシステム）とメインメモリを結合しているが、
ここでは、コヒーレンシトランザクションヒストリ制御
回路（ＣＴＨ制御回路）を相互結合網側に具備してい
る。相互結合網３２は、その内部にポートインターフェ
ース３０１〜３０５、スイッチキュー３１１〜３１５、
セレクタ３２１〜３２５を具備し、全ポートからの入力
信号をクロスバースイッチで出力信号に変換する。キャ
ッシュシステムへの出力を行うポートインターフェース
３０１〜３０３とセレクタ３２１〜３２３の間には、コ
ヒーレンシトランザクションヒストリ制御回路３３１〜
３３３が挿入されている。コヒーレンシトランザクショ
ンヒストリ制御回路の内部は、図４に示したものと同一
構造であり、出力ポートに接続されるキャッシュシステ
ムのキャッシュタグメモリに登録されていないブロック
アドレスや、登録されているが「Ｓｈａｒｅｄ」で登録
されているブロックのアドレスが保持されている。この
様な構成を用いることで、相互結合網３２とキャッシュ
システム２０〜２２間の信号スループットを低減するこ
とが可能となる。キャッシュコヒーレンシプロトコルや
コヒーレンシトランザクションヒストリ制御回路動作表
は他の実施例と同様の方式が適用可能である。

【００６７】本実施形態では、キャッシュコヒーレンシ
プロトコルとして、図２及び図８のプロトコルを用いる
ことができるが、これは他のプロトコル、例えばイリノ
イプロトコルやライトワンスプロトコル等各種のプロト
コルでも適用可能である。また、ヒストリテーブルに登
録する情報も、「Ｉｎｖａｌｉｄ」や「Ｓｈａｒｅｄ」
の他に、適用するプロトコルの状態に合わせた情報を記
録することができる。

【００６８】以上、本発明の各実施形態について記述し
たが、ヒストリテーブルは、キャッシュタグより小容量
で高速なメモリを利用可能なため、キャッシュブロック
の状態判定が高速に実現できる効果もある。

【００６９】

【発明の効果】以上述べたように本発明によれば、ヒス
トリテーブルで該当アドレスがヒットした場合に、キャ
ッシュタグメモリへのアクセスが抑止されるので、ブロ
ック状態の判定処理が効率よく行えるようになる。

【図面の簡単な説明】

【図１】本発明に係るマルチプロセッサシステムの第１
の実施形態のブロック図。

【図２】本発明に係るキャッシュコヒーレンシ制御の一
例を適用した場合の各キュッシュシステムの動作に関す
る図表（その１）。

【図３】本発明に係るキャッシュコヒーレンシトランザ
クションヒストリ（ＣＴＨ）制御回路の動作に関する図
表（その１）。

【図４】本発明に係るキャッシュコヒーレンシトランザ
クションヒストリ（ＣＴＨ）制御回路の構成図。

【図５】本発明に係るキャッシュコヒーレンシトランザ
クションヒストリ（ＣＴＨ）制御回路のヒット判定論理
の一例を示す図表。

【図６】本発明に係るキャッシュコヒーレンシトランザ
クションヒストリ（ＣＴＨ）制御回路の動作に関する図
表（その２）。

【図７】本発明に係るマルチプロセッサシステムの第２
の実施形態のブロック図。

【図８】本発明に係るキャッシュコヒーレンシ制御の一
例を適用した場合の各キュッシュシステムの動作に関す
る図表（その２）。

【図９】本発明に係るキャッシュコヒーレンシトランザ
クションヒストリ（ＣＴＨ）制御回路の動作に関する図
表（その３）。

【図１０】本発明に係るマルチプロセッサシステムの第
３の実施形態のブロック図（その１）。

【図１１】本発明に係るマルチプロセッサシステムの第
３の実施形態のブロック図（その２）。

【図１２】無効化要求を削減する従来の制御回路の構成
図（その１）。

【図１３】無効化要求を削減する従来の制御回路の構成
図（その２）。

【符号の説明】

１０、１１、１２：プロセッサ、２０、２１、２２：キャッシュメモリシステム、３０：共通バス、３１、３２：相互結合網（ＳＷ）、４０、５０：メインメモリ、２０１、２１０：プロセッサインターフェース、２０２、２１２：アドレスレジスタ、２０３、２１３：キャッシュタグメモリ、２０４、２１４：キャッシュ制御回路、２０５、２１５：キャッシュデータメモリ２０６、２１６：データバッファ、２０７、２１７：メモリバスインターフェース、２０８、２１８：コヒーレンシトランザクションヒスト
リ（ＣＴＨ）制御回路、２０９、２１９：アドレスレジスタ、２０Ａ、２１Ａ：コヒーレンシトランザクションヒスト
リテーブル（ＣＴＨＴ）、２０Ｂ、２１Ｂ：コヒーレンシトランザクションヒスト
リ（ＣＴＨ）制御回路、２０Ｃ、２１Ｃ：ＡＮＤゲート、２０Ｄ、２１Ｄ：スイッチインターフェース、３０１〜３０５：ポートインターフェース、３１１〜３１５：スイッチキュー、３２１〜３２５：セレクタ、３３１〜３３３：コヒーレンシトランザクションヒスト
リ（ＣＴＨ）回路、３４１〜３４３：アドレスレジスタ、３５１〜３５３：コヒーレンシトランザクションヒスト
リテーブル（ＣＴＨＴ）、３６１〜３６３：ヒーレントトランザクションヒストリ
（ＣＴＨ）制御回路、３７１〜３７３：ＡＮＤゲート、８０１：比較器、８０２：コヒーレンシトランザクションヒストリ（ＣＴ
Ｈ）ヒット判定論理、８０３：アドレスヒット信号、８０４：ステータスビット信号、８０５：転送抑止信号、８０６：ＣＴＨ状態信号、

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤原至誠神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (56)参考文献特開平６−12384（ＪＰ，Ａ) 特開昭57−186282（ＪＰ，Ａ) 特開平４−133145（ＪＰ，Ａ) 特開平８−16475（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 - 15/177 G06F 12/08 - 12/12

Claims

(57)【特許請求の範囲】

【請求項１】複数のキャッシュシステムのそれぞれに設
けられたキャッシュタグメモリにて、少なくとも、複数
キャッシュシステム間に存在する同一アドレスのデータ
ブロックの状態と該アドレスとを管理すると共に、前記
キャッシュシステムにて前記データブロックへの処理が
行われた際、一部の処理については、該キャッシュシス
テムから他のキャッシュシステムに、その処理要求の内
容と該アドレスを送り、前記複数キャッシュシステム間
のデータのコヒーレンシを維持するキャッシュコヒーレ
ンシ制御方法において、他のキャッシュシステムからアドレスを示した処理要求
を受け取ると、データブロックを特定するためのアドレ
スと、このデータブロックの属性情報とを格納するため
に、当該キャッシュシステムに設けられたヒストリーテ
ーブルに、受け取ったアドレスに対応するアドレスが格
納されているかどうかを判定し、前記判定の結果、前記ヒストリーテーブルに前記処理要
求に伴うアドレスに対応するアドレスが格納されている
ことが判明し、かつ、対応する属性情報が第一の種類の
属性情報または第二の種類の属性情報のいずれかである
場合（第一の場合）であり、かつ、前記処理要求が読み
出し要求の場合には、当該キャッシュシステム内におい
て、今回の処理要求に関する前記キャッシュタグメモリ
へのアクセスを抑止し、前記第一の場合以外の場合であり、かつ、前記処理要求
が読み出し要求の場合には、今回の処理要求に伴うアド
レスと共に第一の種類の属性情報を前記ヒストリーテー
ブルに格納し、前記判定の結果、前記ヒストリーテーブルに前記処理要
求に伴うアドレスに対応するアドレスが格納されている
ことが判明し、かつ、対応する属性情報が第二の種類の
属性情報である場合（第二の場合）であり、かつ、前記
処理要求が書き込み要求の場合には、当該キャッシュシ
ステム内において、今回の処理要求に関する前記キャッ
シュタグメモリへのアクセスを抑止し、前記第二の場合以外の場合であり、かつ、前記処理要求
が書き込み要求の場合には、今回の処理要求に伴うアド
レスと共に第二の種類の属性情報を前記ヒストリーテー
ブルに格納し、自キャッシュシステムからの読み出し要求があると、そ
の読み出し要求に伴うアドレスに対応するアドレスが前
記ヒストリーテーブルに格納されているかを判定し、該
判定の結果、格納されていることが判明し、かつ、対応
する属性情報が第二の種類の属性情報である場合には、
該属性情報を第一の種類の属性情報に変更し、自キャッシュシステムからの書き込み要求があると、そ
の書き込み要求に伴うアドレスに対応するアドレスが前
記ヒストリーテーブルに格納されているかを判定し、該
判定の結果、格納されていることが判明し、かつ、対応
する属性情報が第一の種類の属性情報または第二の種類
の属性情報である場合には、当該格納されているアドレ
スが前記ヒストリーテーブルに登録されていない状態に
変更する、ことを特徴とするキャッシュコヒーレンシ制御方法。
【請求項２】キャッシュデータメモリと、該キャッシュ
データメモリ内の各データブロックに付されたタグ及び
各データブロックの状態を表す状態情報を格納したキャ
ッシュタグメモリと、前記キャッシュデータメモリ及び
前記キャッシュタグメモリへのアクセスを行うキャッシ
ュ制御回路とを含んだ２台以上のキャッシュシステム
が、１台以上のメインメモリを共有しており、前記２台以上のキャッシュシステムの一部又は全部が、
他のキャッシュシステムから発行された処理要求及びア
ドレスを受け取り、これらを受取ったキャッシュシステ
ムのキャッシュ制御回路が、該アドレスで指定されたデ
ータブロックの状態情報の内容を該処理要求の内容に基
づいて設定することで、前記２台以上のキャッシュシス
テム間でのキャッシュコヒーレンシが維持されるマルチ
プロセッサシステムにおいて、前記２台以上のキャッシュシステムのそれぞれは、データブロックを特定するためのアドレスと、このデー
タブロックの属性情報とを格納するヒストリーテーブル
と、該ヒストリーテーブルの内容に応じて前記キャッシ
ュ制御回路の制御を行うヒストリーテーブル制御回路と
を備え、前記ヒストリーテーブル制御回路は、他のキャッシュシステムからアドレスを示した処理要求
を受け取ると、前記ヒストリーテーブルに、受け取った
アドレスに対応するアドレスが格納されているかどうか
を判定し、前記判定の結果、前記ヒストリーテーブルに前記処理要
求に伴うアドレスに対応するアドレスが格納されている
ことが判明し、かつ、対応する属性情報が第一の種類の
属性情報または第二の種類の属性情報のいずれかである
場合（第一の場合）であり、かつ、前記処理要求が読み
出し要求の場合には、当該キャッシュシステム内におい
て、今回の処理要求に関する前記キャッシュタグメモリ
へのアクセスを抑止し、前記第一の場合以外の場合であり、かつ、前記処理要求
が読み出し要求の場合には、今回の処理要求に伴うアド
レスと共に第一の種類の属性情報を前記ヒストリーテー
ブルに格納し、前記判定の結果、前記ヒストリーテーブルに前記処理要
求に伴うアドレスに対応するアドレスが格納されている
ことが判明し、かつ、対応する属性情報が第二の種類の
属性情報である場合（第二の場合）であり、かつ、前記
処理要求が書き込み要求の場合には、当該キャッシュシ
ステム内において、今回の処理要求に関する前記キャッ
シュタグメモリへのアクセスを抑止し、前記第二の場合以外の場合であり、かつ、前記処理要求
が書き込み要求の場合には、今回の処理要求に伴うアド
レスと共に第二の種類の属性情報を前記ヒストリーテー
ブルに格納し、自キャッシュシステムからの読み出し要求があると、そ
の読み出し要求に伴うアドレスに対応するアドレスが前
記ヒストリーテーブルに格納されているかを判定し、該
判定の結果、格納されていることが判明し、かつ、対応
する属性情報が第二の種類の属性情報である場合には、
該属性情報を第一の種類の属性情報に変更し、自キャッシュシステムからの書き込み要求があると、そ
の書き込み要求に伴うアドレスに対応するアドレスが前
記ヒストリーテーブルに格納されているかを判定し、該
判定の結果、格納されていることが判明し、かつ、対応
する属性情報が第一の種類の属性情報または第二の種類
の属性情報である場合には、当該格納されているアドレ
スが前記ヒストリーテーブルに登録されていない状態に
変更するものである、ことを特徴とするマルチプロセッサシステム。
【請求項３】請求項２に記載のマルチプロセッサシステ
ムにおいて、前記２台以上のキャッシュシステムは、前記１台以上の
メインメモリを共通バス若しくは相互結合網を介して共
有していることを特徴とするマルチプロセッサシステ
ム。
【請求項４】請求項２及び３のいずれか一項に記載のマ
ルチプロセッサシステムにおいて、前記各ヒストリーテーブル制御回路は、さらに、他のキャッシュシステムからアドレス及び前記処理要求
を受け取った際に、これらの発行元のキャッシュシステ
ムに自キャッシュタグメモリにおける該当データブロッ
クの状態を通知するものであることを特徴とするマルチ
プロセッサシステム。