JPS5853096A - 記憶装置診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、記憶装置から読出された続出データにエラー
が検出されたとき、他の記憶装置から読出され九正しい
データと誤った読出データと金ビット・レベルで比較す
ることにより、故障配憶素子又は故障記憶素子群を検出
できるようになった記憶装置診断方式に関するものであ
る。

ＬＳＩ技術の進歩により同一カード上にロジックＬＳＩ
とメモリ素子がパッケージングされたり。

１枚のカード上にかなりの高密度でメモリ素子が実装さ
れるよう虻なって来た。従来技術においては例えばバッ
ファ・メモリに障害が発生した場合。

純粋なバッファ・メモリ部分だけが成る論理的単位で何
枚かのカードに分割されていたので、メモリ・カードを
差し替えたりすると、障害モードが移ったり、なくなっ
たシすることから不良メモリ素子を実装するカードを指
摘することが出来、また、メモリ・カードも比較的安価
なため取りあえず交換し、後でゆっくりメモリ・テスタ
にかけて不良メモリ素子を指摘するということが可能で
あった。しかし、前述のようにかなシの密度１例えハ／
（ソファ・メモリ全体が一枚のカードで実現され且つ周
辺のロジックまで実装さｎたりすると。

メモリ・カードの交換で障害を探索するという手段は不
可能となる。

本発明は、上記の考察に基づくものであって。

論理的方法によ・りて不良メモリ素子を指摘でさるよう
Ｋなった記憶装置診断方式を提供することを目的として
いる。そしてそのため１本発明の言己憶＠ｆｌＦｅ断方
式Ｆｉ、　バッファ・メモリ、）（ソファ・アドレス・
レジスタ、レングス・レジスタ、上記バッファ・メモリ
から読出されたデータがセットされるバッファ・データ
・レジスタ、該）くソファ・データ・レジスタの中のエ
ラー検出を／＜イト単位で行うエラー検出手段、エラー
訂正機能を有するメイン・メモリを備え、上記ノ（ソフ
ァ・メモ１）とメ４ン・メモリの１回の読出しデータ幅
〃；２ｎノくイトであり、上記エラー検出手段によって
エラーが検出された場合には、上記メイン・メモＩＪ　
Ｋ対するフェッチ・アクセス要求を発信し、上記メイン
・メモリから送られて来たフェッチ・データを上記バッ
ファ・データφレジスタにセットすると共に当該フェッ
チ・データに対応するフェッチ・アドレスおよびレング
ス・コードをそれぞれ上記バッファーアドレス・レジス
タおよびレングス−レジスタにセットするようになった
配憶システムにおいて、上記エラー検出手段によってエ
ラーが検出された時にエラー・バイトのメイン・メモリ
上のアドレスをエラー・アドレスＥＲＲＡＤＲ８として
記憶し、上記メイン・メモリに対するフェッチ・アクセ
ス要求が２ｎバイト境界をクロスし、フェッチ・アクセ
ス要求に対するフェッチ・データが２回に分けて送られ
て来る場合には、第２回目のデータ転送時は第１回目の
７エツチ・アドレスＰＴＡＤＢＳを＋２ｎシたものをフ
ェッチ°アドレスＰＴＡＤＲ８と見做すことを前提とし
て、７エツチ・データに対応するフェッチ・アドレスＰ
ＴＡＤＢＳの２ｎバイト内アドレスＡＤＲ８１ＩＣフェ
ッチ時のレングス・コードＬを加算したアドレスが２ｎ
バイト境界を越えるか、否かを判断し　２ｎバイト境界
を越えないと判断されｆｌ：、場合には ｐＴＡＤＲｓ、、４ＥＲｕＡｐｕｓ≦ＦＴＡＤＲＩ９＋
Ｌなる関係式を満足するか否かを判定し、当該関係式を
満足するときには、上記バッファ・データ・レジスタの
データをエラー・データに対する正解データとして記憶
し％２ｎバイト境界を越えたと判断した場合には。

Ｆ’１ＡＤＲ８≦ＥＲＲＡＤＲ８≦ λＤＲ８ＯＩｆ　ＩＩ　−＝　ｌ　（ｎヒツトオールｉ
）又は ＡＤＲ８ＯＩＩ００−０　（ｎビットオールｏ　）＝Ｅ
ｕｕＡＤａｓ≦ＡＤＲ８ＯＩＩ（ＡＩ）Ｒ８１＋Ｌ）ζ （念だし、ＡＤＲ８Ｏは２ｎバイト境界アドレス）なる
関係式のいずれかを満足するか否かを判定し。

満足するときＫＦｉ上記バッフ了・データ・レジスタの
データをエラー・データに対する正解データとして記憶
することを特徴とするものである。以下１本発明を図面
を参照しつつ説明する。

第１図はバッファ・メモリと１メモリ素子の関係を示す
バッファ・メモリ構成図、第２図は本発明の１実施例の
ブロック図、第３図（イ）、（ロ）、（ハ）は主記憶ア
クセスが８バイト境界（２ｎのｎ　＝　３のケース）を
越えた場合のバイパス動作を説明するための図、第４図
は障害バイト位置の例を示す図で第】図において、１は
メモリ素子群、１−Ｐはパリティ・ビット用のメモリ素
子群、２けメモリ素子をそれぞれ示している。

メモリ素子群ｌは１６個のメモリ素子から構成されてい
る。パリティ・ビット用のメモリ素子群１−Ｐも同様で
ある。第１図に示されたバッファ・メモリのアンシアテ
ィプ（連想度）は１６個であり、１つのアンシアティプ
は、８個のメモリ素子群１とパリティ・ビット用メモリ
素子群１−Ｐから構成されている。

バッファ・メモリの容量は。

６４ラインＸ１６アンシアテイブ×６４バイト／ライン
＝６４にバイト・・（１）テする。ｌメモリ素子２は２
５６ワード×１ビツトの高速ＲＡＭである。バッファ・
メモリにおける１マシン・サイクルでの最大アクセス単
位が１６バイトであるので、２５６ワードに対する８ビ
ツトのアドレスを例えは上位６ビツトをライン・アドレ
ス、下位２ビツトを１ライン６４バイト内のバイト位置
を示すように割当てる。第１図のメモリ素子２を例にと
れば、上記下位２ビットがｒｏＯＪならばパイ）Ｏ，ｒ
ｏＩＪであればバイト１６゜「１０」であればバイト３
２．ｒｌｌＪであればバイト４８を示す。

６４にバイトのバッファ曝メモリを構成するメモリ素子
の個数は、先ず１バイト（９ビツト分）に対して９個、
（１）式中の６４ラインに対して１個。

（１）式中の１６アンクアテイプに対して１６個、（１
）式中の６４バイト／ライン（６４バイト／４バイト）
に対して１６個必要であシ、総計２５６Ｘ９（＝２３０
４）個必要である。

ｌメモリ素子に障害が発生し、これがバッファ・メギリ
からのデータ読出し時に７（リテイ・エラーとして検出
された場合、以後の不良メモリ素子指摘のためにエラー
検出時点で下記のことを記憶しておく。

（イ）　アノシアティブ （ロ）アドレスおよびアクセス・コントロール情報 （ハ）　バッファ・メモリの読出しレジスタ内エラー・
バイト位置 に）バッファ・メモリの読出しレジスタのコピ上記の（
イ）ないしくニ）については後に詳細に説明する。

第２図は本発明の１実施例のブロック図である。

第２図において、３はムーブイン・レジスタ、４はバッ
ファ・アドレス・レジスタ、５はバッファ・データ・レ
ジスタへのセット方法と有効長を示すレングス・レジス
タ、６はバッファーデータ・レジスタ、７ｉ１’アンシ
アテイプ・レジスタ、８はエラー９バイト・レジスタ、
９はエラー慟アンシアティプｅレジスタ、１０はエラー
９レジスタ。

】１はコレクト・レジスタ、１２はエラー絶対アドレス
Φレジスタ、１３はフェッチ・アドレス。

コピー・レジスタ、１４１ｒｒレングス・コピー・レジ
スｆｉ、　Ｉ　５／ｌｒエラー−７エツチ・アドレス・
レジスタ、１６ｕエラー−レングス−レジスタ、１７は
コレクト・バイト・レジスタ、１８はセット・アンシア
ティ１決定手段、１９はリトライ手段。

２０はパリティ・エラー検出手段、２１はアドレス・マ
ツチ検出手段、２２は／（ツフ了・メモリ。

２３はエラー訂正機能を有するメイン・メモリをそれぞ
れ示している。２４はＢＳからの読出しデータまたはＭ
ｉＲからのバイパスデータをしかるべき配列でＢＡＲＫ
セットするためのアライン回路を示す。

バッファ・メモリのデータをフェッチする際には、バッ
ファ・メモリに対するフェッチ・アドレスがバッファ・
アドレス・レジスタ４にセットサれ、レングス情報がレ
ングス・レジスタ５Ｉｃセツトされる。またこのバッフ
ァ・メモリの°アンシアティブは１６個であるので、何
れのアンシアラインからデータをフェッチするかをセッ
ト・アンシアティブ決定回路１８で決定し、上記レジス
タ４゜５の出力と合わせてバッファ・メモリ２２をアク
セスする。バッファ嘲メモリ２２からのフェッチ・デー
タはバッファ・データ・レジスタ６にセットさｎる。こ
れと同時に、レジスタ４，５の内容をコピーの目的でレ
ジスタ１３．１４にコピーしておく。また、フェッチさ
れたアンシアラインもレジスタ７にセットしておく。

バッファ・データ壷レジスタ６にあるリード−データを
パリティ・エラー検出手段２ｏによってバイト単位にパ
リティ・チェックする。もし、成るバイトにパリティ・
エラーが発生しているとすると、エラー・バイトをエラ
ー・バイト・レジスタ８にセットしく前述の（ハ）に該
当）、アンシアティブ・レジスタ７の出力をエラーφア
ンシアティブ・レジスタ９にセットしく前述の（イ）忙
該当）。

バッファ・データ・レジスタ６の出力ヲエラ一レジスタ
１０にセットしく前述のに）に該当）、フェッチ會アド
レスーコピー・レジスタ１３の出力およびレングス−ヲ
ピー・レジスタ】４の出力をそれぞれエラー−フェッチ
拳アドレスΦレジスタ１５およびエラー・レングス・レ
ジスタ１６にセットする（前述の（ロ）に該当）、この
とき、レジスタ１２には、エラー・データに対応する絶
対アドレスが入っている。

バッファ・メモリ２２から７エツチした１ノードデータ
にエラーがあり１　システムとしてその後の処理が出来
ないと判断しかつ＋３　）ライ可能であれば改めて同一
データを（上記エラーバイトを含む有効バイト長を包含
するかたちで）メイン・メモリ２３に７エツチに行き、
バイパス・データとしてムーブイン・レジスタ３からバ
ッファ・データ・レジスタ６に書込む、この時のバイパ
ス−アドレスおよびそれに付随して来るアクセス・コン
トロール情報はそれぞれバッファ・アドレス・レジスタ
４．レングス・レジスタ５にセットされる。

バイパス時のバッファ・アドレス・レジスタ４の出力は
レジスタ１３を介してアドレス・マツチ検出手段２１に
入力され、バイパス時のしｙゲス・レジスタ５の出力も
レジスタ１４を介してアドレス・マツチ検出手段２１に
人力され、エラー絶対アドレス・レジスタ１２の出力も
アドレス・マツチ検出手段２１に人力される。アドレス
・マツチ検出手段２１は、バッファ・メモリ２２からの
読出し時にエラー検出され九しかるべきラインにおける
そのライン内６４バイトのしかるべきエラー・バイトが
メイン・メモリ２３力１らバイパス・データとしてもっ
て来られたか否かをチェックしている。即ち、リトライ
・シーケンスで旧誤りデータ（エラー・レジスタ１０に
セットされている）に対応する新正解データのフェッチ
が成功すると。

アドレス・マツチ検出手段２１はアドレス・マツチ信号
を出力し、この信号によってバッファ・データ・レジス
タ６の出力は正解データとしてコレクト・レジスタ５Ｉ
ｃセツトされ、また、コレクト・バイト位置もコレクト
・バイト会レジスタ１７にセットされる。

コレクト・バイト付蓋表示の必要性忙ついて補足する。

他えは、バッファ読出しレジスタ６が８バイト用意され
ているシステムにおいて、実際有効長８バイト分の命令
フェッチがされ喪とする。

この８バイト分の内訳として４バイト長命令（命令１．
命令２）フェッチされ、後半４バイト（命令２に相当）
にパリティ・エラーかあった場合。

リトライは命令２から再フェツチするはずである。

当然、最初の７エツチ・アドレスより＋４更新したアド
レスでリトライ・フェッチが行われるため。

リトライ成功後、前回のエラーに対応するりトライ後の
コレクト・バイト位置は＼ずれる。したがって、エラー
・レジスタ８の中のエラー・バイト（エラー・バイト８
で表示）がコレクト・レジスタ１１の中のコレクト・バ
イト（コレクト・Φバイト１７で表示）に対応すること
を表示した方がはるかにメモリ素子の指摘がし易い、コ
レクト・バイトはアドレス番マツチ検出手段２１の一部
を使って求められ、演算要素としては、エラー絶対アド
レス・レジスタ１２．７エツチ・アドレス轡コピー拳レ
ジスタ１３．およびレングス・コピー・レジスタ１４で
ある。

シ玉テムはレジスタ８，９，３０．１１および１７の内
容を全ビット・スキャン・アウトする機能を有しており
、リトライが成功すると、上記の各レジスタの内容はス
キャン・アウトされる。スキャン・アウト・データは印
刷出力しても良いし。

或はディスプレイに表示出力しても良い、そして。

そのエラー・バイトに対しては正解データとビット拳レ
ベルで比較し、バッファ・メモリのどのメモリ素子に故
障があったかを指摘する。なお、バッファ・メモリにエ
ラーが検出されると、メイン・メモリ側に正解データを
取りに行くが、その間にメイン・メモリの内容が書き変
えられてしまった時は診断不能となる。したがって、バ
ッファ・メモリにエラーを検出した時点で直ち忙メイン
・メモリにロックをかけ、他装置がメイン・メモリの内
容を変更しないように保護す・る、しかし、この保護も
間に合わず書き変ることも想定され噛不必要な故障メモ
リ素子の指摘は避けなければならない、このためｋは、
エラー・バイトのデータだけではなく、その前後バイト
のデータも保持し。

（具体的には１０のＦｉＲＲ−ＲＥＧ、　ｌ　ｌのＣＲ
Ｔ）−Ｒ］１３Ｇは６０ＢＤＲと同一バイト幅を有して
いる）メイン・メモリから取り出されたデータとエラー
・バイト以外も比較し、誓き変ったかどうかの判断に使
用すると同時に、もし保持されていた誤シデータとメイ
ン・メモリカ島ら取シ出した正解データとがバイト内で
２ビット以上異っている場合には、既に他装置がメイン
・メモリの内容を変更したものと見做す。

本発明は、特に第２図のアドレス・マツチ検出手段２１
に関するものである。これまでの説明を要約すると、バ
ッファ・メモリ２２からのフェッチ・データーはバッフ
ァ・データ・レジスタ６にセットされ、パリティ・エラ
ー検出手段２０によってパリティ・エラーがあるか否か
がチェックされる。エラーが検出されると、エラー・ア
ドレスやエラー・データ、エラー−バイト位置などが凍
結される。そして、リトライ・フェッチが８バイト境界
をクロスしない場合には、単純に下記の（２）式を満足
したときに、アドレス・マツチとなり、コレクト・デー
タが凍結される。

リトライ・７エツチ・アドレス≦エラー・アドレス４リ
トライ・フェッチ・アドレス＋レングス　（２）ところ
が、リトライ・フェッチが８バイト境界をクロスした場
合、メイン・メモリ２３とムーブイン・レジスタ３との
間のバス幅が８バイトであるため、２回のバイパス・ア
クセスが必要となる。

第３図（イ）、（ロ）、（ハ）は、この２回のバイパス
・アクセス９を説明するものである。なお、２３′はメ
イン争メモリ２３上の６４バイト（即ち］ライン）を示
している。第３図に示すように、指定された６４バイト
斌２３′の８バイト・データ人ないしＨを７エツチする
場合、１’ＳＴ　ＢＹＰＡＳＳでメイン・メモリから８
バイト・データＤ／Ｅ’Ｆ’Ｇ’Ｈ’Ａ　Ｂ　Ｃがフェ
ッチされ、この８バイト・データがムーブイン・レジス
タ３を介しフレンチ・アドレスとレングス（およびレン
グス・コントロールｆｆ報）からシフト量を決定された
アライン回路を通ってバッファゆデータ・レジスタ６Ｆ
ｃセツトされる０次の２′ＮＤ　　ＢＹＰＡＳＳでメイ
ン争メモリから８バイト−データＤＥＦＧＨＡ’Ｂ１０
’がフェッチされ、この８バイト・データがムーブイン
・レジスタ３を介してアライン回路を通りバッファ・デ
ータ・レジスタ６にセットされる。２’ＮＤ　　ＢＹＰ
ＡＳＳ時にはバ。

ファ・データ・レジスタ６の上位３バイトにはクロック
が印加されず、それ故ＶＣ３バイトのデータＡ、　Ｂ、
　Ｏは破壊されない。

前述のようにリトライ・フェッチが８バイト境界をクロ
スする場合には、（２）式でｉｔアドレス・マツチの判
定が不可能である。以下に、このような場合のアドレス
・マツチの判定の方法について説明する。

リトライ・フェッチ・アドレスは、２’ＮＤ　　ＢＹＰ
ＡＳＳ時には＋８されるものとする。もし、＋８されな
ければ診断回路側で＋８するものとする。

以下で述べるアドレスの定１１は１’Ｓ’ｌ’　　ＢＹ
ＰＡＳＳ時にはフェッチ・アドレス、２’ＮＤ　　ＢＹ
ＰＡＳＳ時にはフェッチ・アドレス＋８であるが、いず
れもフェッチ・アドレスと総称する。

ライン内アドレスは６ビツトで表わされるが。

これを１位３ビツトと下位３ビツトに分け、上位３ビツ
トをＡＤＲ８Ｏ，下位３ビツトをＡＤＲ８Ｉで表わす、
ＡＤＲ８Ｏは８バイト境界アドレスであり。

ＡＤＲ８１は８バイト内アドレスである。また、フェッ
チ・アドレスをＦＴＯＩ（ＡＤＲ８，レングスＬ。

エラー・アドレスをＥＲＲＡＤＲ８と略記する。アドレ
ス・マツチの判定を行う場合に、先ず・ＡＤＲ８ｔ＋Ｌ を計算し、キャリーが上ったか、否かを検出する。

次に下記の（３）式、（４）式を満足するか、否かを調
べる０ ＦＴＯＨＡＤＲ８≦ＥＲＲＡＤＲ８≦ ＡＤＲ８ＯＩＩ　０Ｏ０４ＥＲＲＡＤＲＳイＡＤＲ８Ｏ
ＩＩ　（ＡＤＲ８１＋Ｌ）・・・〈キャリー・オン時〉
・・・（４） （３）式又は（４）式のいずｔかが成立すれば、アドレ
ス・マツチと判定する。

次にアドレス・マツチの判定を第４図を参照しつつ具体
的に説明する。第４図において、Ａ、Ｂはエラー・バイ
トを示している。先ず人がエラーのときについて説明す
る。前提として Ａ＝０１１１１０　（デアライン後） ＦＴＯＨＡＤＲ８＝０１１１０１ Ｌ＝３（０１０）　　　′ とする。デアラインとはアラインされたデータ配列全ア
ライン前のデータ配列に戻すことを意味し。

デアライン後のアドレスとはメイン・メモリ上のアドレ
スと考えて良い、また、レングスはレングス・コードの
内容を＋１し九ものとする。この場合、キャリー判定は
。

ＡＤＲ８ｌ　＋Ｌ＝１０１　＋０１０ となり、キャリー・オフとなる。したがって（ａｓ銚の
下側の式を用いると。

ＦＴＯＨＡＤＲ８（０１１１０１）≦０１１１１０≦Ｆ
ＴＯＨＡＤＲ８＋Ｉ、＝０１１１１１となり、（３）式
が満足される。

次にＢがエラーのｉ合について説明する。

前提として ｎ＝ｏ’１１ｏｏｘ（デアライン後） ＦＴＯＨＡＤＢＳ＝０１１１０１ Ｌ＝６　（１０１） であるとする。キャリー判定は。

λＤＲ８１＋Ｌ＝１０１　＋１０１ となし、キャリー・オンとなる。（３）式の上側を適用
すると。

ＦＴＯＨＡＤＲ８（０１１１０：ｌ　’）≦０１１００
１≦０１１１１１と々す、（３）式は満足しない、そこ
で、（４）式を適用すると。

０１１０００≦０１１００１乙０１１０１０となり、（
４）式を満足する。（３）式又は（４）式のいずれか一
方を満足すれば良いので、アドレス−マツチとなる。

以上の説明から明らかなように１本発明によれば、エラ
ー・データに対応する正解データを正確に選択すること
が出来、これら両者をビット・レベルで比較することＫ
より不良メモリ素子が何れであるかを指摘することが出
来る。

【図面の簡単な説明】

第１図はバッファ・メモリと１メモリ素子の関係ヲ示す
バッファ・メモリ構成図、第２図は本発明の１実施例の
ブロック図、第３図（イ）、（ロ）、（ハ）は主記憶ア
クセスが８バイト境界を越え九場合のノくイバス動作を
説明するための図、第４図は障害ノくイト位置の例を示
す図である。 １・・・メモリ素子群、１−Ｐ・・・パリティ・ビット
用のメモＩＪ　［子群、２・・・メモリ素子、３・・・
ムーブイン・レジスタ、４・・・バッファ・アドレス・
レジスタ、５・・・バッファ・データ・レジスタへのセ
ット方法と有効バイト長を示すレングス・レジスタ。 ６・・・バッファ・データ・レジスタ、７・・・アンシ
アティブ・レジスタ、８・・・エラー・バイト・レジス
タ、９・・・エラー・アンシアティブーレジスタ。 １０・・・エラー・レジスタ、］１・・・コレクト・レ
ジスタ、１２・・・エラー絶対アドレス・レジスタ、１
３・・・フェッチ・アドレスφコピー・レジスタ。 １４・・・レングス・コピー脅レジスタ、１５・・・エ
ラー・フェッチ・アドレス鳴レジスタ、１６・・・エラ
ー・レジスタ、１７・・・コレクト・バイト・レジスタ
、１８・・・セット・アンシアテイブ決定手段。 １９・・・リトライ手段、２０・・・パリティ・エラー
検出手段、２１・・・アドレス・マツチ検出手段、２２
・・・バッファ・メモリ、２３・・・エラー訂正機能を
有するメイン・メモリ、２４・・・ＢＳからの読出しデ
ータまたはＭ　ｉ　Ｒからのバイパスデータをしかるべ
き配列でＢＤＨにセットするためのアライン回路。 ヤ　１　図 −Ｐ −Ｐ うｒ５　図　（イ） 才　３　図　Ｃ口） 才５図（ハ） 才４図

Claims (1)

1. 【特許請求の範囲】 バッファψメモリ、バッファ・アドレス・レジスタ、レ
   ングス争レジスタ、上記バッファ・メモリから読出され
   たデータがセットされるバッファ・データ・レジスタ、
   該バッファ・データ・レジスタの中のエラー検出をバイ
   ト単位で行うエラー検出手段、エラー訂正機能を有する
   メイン・メモリを備゛え、上記バッファ・メモリとメイ
   ン・メモリの１回の読出しデータ幅が２ｎバイトであり
   、上記エラー検出手段によってエラーが検出された場合
   には、上記メイン・メモリに対する７エツチ・アクセス
   要求を発信し、上記メイン・メモリから送られて来たフ
   ェッチ・データを上記バッファ・データ・レジスタにセ
   ットすると共に当該７エツデ・データに対応するフェッ
   チ・アドレスおよびレングス・コードをそれぞれ上記バ
   ッファ・アドレス・レジスタおよびレングス・レジスタ
   にセットするようｋなった記憶システムにおいて、上記
   エラー検出手段によってエラーが検出された時にエラー
   ・バイトのメイン・メモリ上のアドレスをエラー、アド
   レスＥＲＲＡＤＲ８として記憶し、上記メイン・メモリ
   に対するフェッチ・アクセス要求が２”／（イト境界を
   クロスし、フェッチ・アクセス要求に対するフェッチ・
   データが２回に分けて送られて来る場合には、第２回目
   のデータ転送時は第１回目のフェッチ・アドレスＰＴＡ
   ＤＢＳを＋２”Ｌタモのを７エツチ・アドレスＦＴＡＤ
   Ｒ８と見ａｔことを前提として、７エツチ・データに対
   応する７エツチ、アドレスＰＴＡＤＢＳの２ｎバイト内
   アトＶ　スＡＤＲ８１ＶＣフェッチ時のレングス・コー
   ドＬを加算したアドレスが２ｎバイト境界を越えるか。 否かを判断し　２１バイト境界を越えないと判断された
   場合には。 ＦＴＡＤ几Ｓ≦Ｅｌ（ＲＡＤ几Ｓ≦ＦＴＡＤ几８＋Ｌな
   る関係式を満足するか否かを判定し、当該関係式を満足
   するときｋは、上記バ・ソファ・データ・レジスタのデ
   ータをエラー・データに対する正解データとして記憶し
   　２ｎバイト境界を越えたと判断した場合には ＦＴＡＡＤＲ８≦ＥＲＲＡＤＲ８≦ ＡＤＲ８０１１１１・４（ｎビットオール１）又は ＡＤＲ８ＯＩ１００・＝０（ｎとットオールＯ）≦ＥＲ
   ＲＡＤＲ８≦ＡＤＲ８ＯＩＩ　（ＡＤＲ８１＋Ｌ＞（た
   ソし、ＡＤＲ８Ｏは２ｎバイト境界アドレス）なる関係
   式のいずれかを満足するか否かを判定し。 満足するときには上記バッファ・データ・レジスタのデ
   ータをエラー・データに対する正解データとして記憶す
   ることを特徴とする記憶装置診断方式。