JPH04219700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04219700A JPH04219700A JP2403460A JP40346090A JPH04219700A JP H04219700 A JPH04219700 A JP H04219700A JP 2403460 A JP2403460 A JP 2403460A JP 40346090 A JP40346090 A JP 40346090A JP H04219700 A JPH04219700 A JP H04219700A
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- JP
- Japan
- Prior art keywords
- circuit
- data
- error
- address
- storage circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000001514 detection method Methods 0.000 claims description 26
- 238000013500 data storage Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特に読
出されたデータのエラー修正回路を有する半導体記憶装
置に関する。
出されたデータのエラー修正回路を有する半導体記憶装
置に関する。
【０００２】
【従来の技術】半導体記憶装置において記憶回路に使用
される記憶素子は、外部要因である磁界や記憶素子内部
に使用されるトランジスタ回路の故障により、データを
読出す時に１ビットまたは２ビットのエラーが発生し書
込んだデータと読出したデータが一致しない場合がある
。その為、データの後にエラー検出／修正用データを付
加しておき、エラーが検出されたら修正する方式が採用
されている。
される記憶素子は、外部要因である磁界や記憶素子内部
に使用されるトランジスタ回路の故障により、データを
読出す時に１ビットまたは２ビットのエラーが発生し書
込んだデータと読出したデータが一致しない場合がある
。その為、データの後にエラー検出／修正用データを付
加しておき、エラーが検出されたら修正する方式が採用
されている。
【０００３】図２は、従来のこの種の半導体記憶装置の
一例のブロック図である。
一例のブロック図である。
【０００４】記憶回路１に記憶されているデータを読出
す時は、アドレスＡをアドレス回路２を通して記憶回路
１に入力する。これにより記憶回路１から読出されたデ
ータＤ０＋Ｄ１は、処理用データＤ０とエラー検出／修
正用データＤ１から構成されており、エラー検出回路５
と処理用データＤ０のみ通す出力回路８とに供給される
。
す時は、アドレスＡをアドレス回路２を通して記憶回路
１に入力する。これにより記憶回路１から読出されたデ
ータＤ０＋Ｄ１は、処理用データＤ０とエラー検出／修
正用データＤ１から構成されており、エラー検出回路５
と処理用データＤ０のみ通す出力回路８とに供給される
。
【０００５】出力回路８からの出力データＤ０は選択回
路９に供給される。エラー検出回路５から出力される検
出信号Ｅがエラー有りを示す信号でない限り、選択回路
９は出力回路８からのデータＤ０が通るゲートを開いて
データＤ０を出力データＤ３として読出回路１０へ送出
する。
路９に供給される。エラー検出回路５から出力される検
出信号Ｅがエラー有りを示す信号でない限り、選択回路
９は出力回路８からのデータＤ０が通るゲートを開いて
データＤ０を出力データＤ３として読出回路１０へ送出
する。
【０００６】エラー検出回路５は、記憶回路１から読出
されたデータＤ０＋Ｄ１の妥当性チェックを行い、エラ
ーを検出した時エラー有りを示す検出信号Ｅを選択回路
９に送出する。この信号を受取ると選択回路９は出力回
路８から送られてくるデータＤ０の通るゲートを閉じ、
エラーデータ修正回路６から出力される修正済データＤ
２が通るゲータを開いて修正済データＤ２を出力データ
Ｄ３として読出回路１０へ送る。読出回路１０は出力デ
ータＤ３を読出し出力する。
されたデータＤ０＋Ｄ１の妥当性チェックを行い、エラ
ーを検出した時エラー有りを示す検出信号Ｅを選択回路
９に送出する。この信号を受取ると選択回路９は出力回
路８から送られてくるデータＤ０の通るゲートを閉じ、
エラーデータ修正回路６から出力される修正済データＤ
２が通るゲータを開いて修正済データＤ２を出力データ
Ｄ３として読出回路１０へ送る。読出回路１０は出力デ
ータＤ３を読出し出力する。
【０００７】エラーデータ修正回路６では、特にエラー
がある場合は、エラー検出／修正用データＤ１により処
理用データＤ０を修正する。例えばハミング・コードは
その一例である。例えば４ビットの処理用データに対し
４ビットのエラー検出／修正用データを付加することで
１ビットの誤りが修正される。
がある場合は、エラー検出／修正用データＤ１により処
理用データＤ０を修正する。例えばハミング・コードは
その一例である。例えば４ビットの処理用データに対し
４ビットのエラー検出／修正用データを付加することで
１ビットの誤りが修正される。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、記憶回路の特定のアドレスで故障が発生
した場合、そのアドレスのデータを読出す毎にエラー検
出回路でエラーを検出し、そのエラーデータはエラーデ
ータ修正回路で修正して読出す為、エラー発生時はデー
タの読出し時間がが多くかかるという問題があった。
記憶装置では、記憶回路の特定のアドレスで故障が発生
した場合、そのアドレスのデータを読出す毎にエラー検
出回路でエラーを検出し、そのエラーデータはエラーデ
ータ修正回路で修正して読出す為、エラー発生時はデー
タの読出し時間がが多くかかるという問題があった。
【０００９】また、記憶回路で特定のアドレスで故障が
複数個所に及んだ時、エラーデータ修正回路では修正不
可能となり動作できないという問題もあった。
複数個所に及んだ時、エラーデータ修正回路では修正不
可能となり動作できないという問題もあった。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、記憶回路から読出されたデータにエラーがあるかど
うかを検出するエラー検出回路と、前記エラー検出回路
から出力される検出信号がエラー有りを示す信号である
時は前記読出されたデータのエラーを修正するエラーデ
ータ修正回路と、前記検出信号が、エラー有りを示す信
号である時にはそのアドレスを格納するアドレス格納回
路と、前記エラーデータ修正回路により修正されたデー
タを格納する修正データ格納回路と、前記アドレス格納
回路に格納されたアドレスと次に読出そうとする記憶回
路のアドレスとが一致するかどうかを比較し、一致した
時は一致を示す判断信号を前記修正データ格納回路に送
出して前記修正データ格納回路に格納されたデータを出
力せしめる比較回路とを設けたことを特徴とする。
は、記憶回路から読出されたデータにエラーがあるかど
うかを検出するエラー検出回路と、前記エラー検出回路
から出力される検出信号がエラー有りを示す信号である
時は前記読出されたデータのエラーを修正するエラーデ
ータ修正回路と、前記検出信号が、エラー有りを示す信
号である時にはそのアドレスを格納するアドレス格納回
路と、前記エラーデータ修正回路により修正されたデー
タを格納する修正データ格納回路と、前記アドレス格納
回路に格納されたアドレスと次に読出そうとする記憶回
路のアドレスとが一致するかどうかを比較し、一致した
時は一致を示す判断信号を前記修正データ格納回路に送
出して前記修正データ格納回路に格納されたデータを出
力せしめる比較回路とを設けたことを特徴とする。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例のブロック図であ
る。
る。
【００１３】本実施例の半導体記憶装置は、図２に示し
た従来の半導体記憶装置にアドレス格納回路３、比較回
路４および修正データ格納回路７を付加して構成されて
いる。
た従来の半導体記憶装置にアドレス格納回路３、比較回
路４および修正データ格納回路７を付加して構成されて
いる。
【００１４】アドレス格納回路３はエラー有りを示す検
出信号Ｅを受けるとアドレスＡを保持する。比較回路４
はアドレスＡとアドレス格納回路の出力Ａ１とを比較し
、一致しているかどうかの判断信号Ｃを出力する。
出信号Ｅを受けるとアドレスＡを保持する。比較回路４
はアドレスＡとアドレス格納回路の出力Ａ１とを比較し
、一致しているかどうかの判断信号Ｃを出力する。
【００１５】修正データ格納回路ではエラー有りを示す
検出信号Ｅを受けると、エラーデータ修正回路６の出力
データである修正済データＤ２を修正データ格納回路７
に保持すると共に選択回路９に供給する。又、比較回路
４からの判断信号Ｃが一致を示す信号である時は修正デ
ータ格納回路７に保持された修正済データＤ２を出力す
る。
検出信号Ｅを受けると、エラーデータ修正回路６の出力
データである修正済データＤ２を修正データ格納回路７
に保持すると共に選択回路９に供給する。又、比較回路
４からの判断信号Ｃが一致を示す信号である時は修正デ
ータ格納回路７に保持された修正済データＤ２を出力す
る。
【００１６】次に本実施例の動作について説明する。
【００１７】記憶回路１のデータを読出す為にアドレス
Ａをアドレス回路２を通して記憶回路１に与え読出す。 読出されたデータＤ０＋Ｄ１は出力回路８とエラー検出
回路５とに供給される。エラー検出回路では処理用デー
タＤ０の妥当性チェックを行い、エラーが有る場合には
エラー有りを示す信号（検出信号Ｅ）をアドレス格納回
路３と修正データ格納回路７と選択回路９とに送出する
。
Ａをアドレス回路２を通して記憶回路１に与え読出す。 読出されたデータＤ０＋Ｄ１は出力回路８とエラー検出
回路５とに供給される。エラー検出回路では処理用デー
タＤ０の妥当性チェックを行い、エラーが有る場合には
エラー有りを示す信号（検出信号Ｅ）をアドレス格納回
路３と修正データ格納回路７と選択回路９とに送出する
。
【００１８】アドレス格納回路３ではエラー有りを示す
信号により、エラー発生時のアドレスＡを保持する。修
正データ格納回路７ではエラー有りを示す信号により、
エラーデータ修正回路６で修正した修正済データＤ２を
保持する。
信号により、エラー発生時のアドレスＡを保持する。修
正データ格納回路７ではエラー有りを示す信号により、
エラーデータ修正回路６で修正した修正済データＤ２を
保持する。
【００１９】そして選択回路９では、判断信号Ｃが否定
ならエラー有りを示す信号により出力回路８からの処理
用データＤ０の通るゲートと修正データ格納回路７から
の修正済データＤ２の通るゲートとを閉じて遮断し、エ
ラーデータ修正回路６からの修正済データＤ２を読出回
路１０へ出力データＤ３として送出する。読出回路１０
は出力データＤ３を読出して出力する。
ならエラー有りを示す信号により出力回路８からの処理
用データＤ０の通るゲートと修正データ格納回路７から
の修正済データＤ２の通るゲートとを閉じて遮断し、エ
ラーデータ修正回路６からの修正済データＤ２を読出回
路１０へ出力データＤ３として送出する。読出回路１０
は出力データＤ３を読出して出力する。
【００２０】検出信号Ｅがエラー無しを示す信号である
場合には、選択回路９は出力回路８からの処理用データ
Ｄ０の通るゲートを開いて読出回路１０に送出する。読
出回路１０は処理用データＤ０を読出し出力する。出力
回路８では、記憶回路１からの読出しデータＤ０＋Ｄ１
の内処理用データＤ０のみを出力データＤ３として出力
する。
場合には、選択回路９は出力回路８からの処理用データ
Ｄ０の通るゲートを開いて読出回路１０に送出する。読
出回路１０は処理用データＤ０を読出し出力する。出力
回路８では、記憶回路１からの読出しデータＤ０＋Ｄ１
の内処理用データＤ０のみを出力データＤ３として出力
する。
【００２１】先に記憶回路１からのデータＤ０＋Ｄ１で
エラーを検出したことがあればアドレス格納回路３にエ
ラー発生時のアドレスＡが保持されているので、記憶回
路１からデータを読出す為アドレスＡが与えられた場合
、アドレス格納回路３の読出し場所指定信号Ａ１とアド
レス回路２からのアドレスＡとを比較回路３で比較し、
一致した場合には一致を示す判断信号Ｃを修正データ格
納回路７と選択回路９とに送出する。
エラーを検出したことがあればアドレス格納回路３にエ
ラー発生時のアドレスＡが保持されているので、記憶回
路１からデータを読出す為アドレスＡが与えられた場合
、アドレス格納回路３の読出し場所指定信号Ａ１とアド
レス回路２からのアドレスＡとを比較回路３で比較し、
一致した場合には一致を示す判断信号Ｃを修正データ格
納回路７と選択回路９とに送出する。
【００２２】修正データ格納回路７では判断信号Ｃが一
致を示す信号である場合、以前に保持してあった格納デ
ータＤ４を出力する。選択回路９は修正データ格納回路
７から出力される格納データＤ４が通るゲートを開き、
他のゲートを閉じて修正データ格納回路７からの格納デ
ータＤ４を読出回路１０に出力データＤ３として送出す
る。読出回路１０はこのデータを読出し出力する。
致を示す信号である場合、以前に保持してあった格納デ
ータＤ４を出力する。選択回路９は修正データ格納回路
７から出力される格納データＤ４が通るゲートを開き、
他のゲートを閉じて修正データ格納回路７からの格納デ
ータＤ４を読出回路１０に出力データＤ３として送出す
る。読出回路１０はこのデータを読出し出力する。
【００２３】
【発明の効果】以上説明したように本発明は、記憶回路
の読出データにエラーが発生した場合、毎回エラーデー
タを修正しなくても済むようにしたので記憶回路からの
読出時間を短縮する効果を有し、又以前に修正可能なエ
ラーで修正データ格納回路に格納されている場合修正不
可能なエラーとなっても正しいデータを出力する効果を
有する。
の読出データにエラーが発生した場合、毎回エラーデー
タを修正しなくても済むようにしたので記憶回路からの
読出時間を短縮する効果を有し、又以前に修正可能なエ
ラーで修正データ格納回路に格納されている場合修正不
可能なエラーとなっても正しいデータを出力する効果を
有する。
【図１】本発明の一実施例のブロック図である。
【図２】従来の半導体記憶装置の一例のブロック図であ
る。
る。
１ 記憶回路
２ アドレス回路
３ アドレス格納回路
４ 比較回路
５ 検出回路
６ エラーデータ修正回路
７ 修正データ格納回路
８ 出力回路
９ 選択回路
１０ 読出回路
Claims (1)
- 【請求項１】 記憶回路から読出されたデータにエラ
ーがあるかどうかを検出するエラー検出回路と、前記エ
ラー検出回路から出力される検出信号がエラー有りを示
す信号である時は前記読出されたデータのエラーを修正
するエラーデータ修正回路と、前記検出信号が、エラー
有りを示す信号である時にはそのアドレスを格納するア
ドレス格納回路と、前記エラーデータ修正回路により修
正されたデータを格納する修正データ格納回路と、前記
アドレス格納回路に格納されたアドレスと次に読出そう
とする記憶回路のアドレスとが一致するかどうかを比較
し、一致した時は一致を示す判断信号を前記修正データ
格納回路に送出して前記修正データ格納回路に格納され
たデータを出力せしめる比較回路とを設けたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403460A JPH04219700A (ja) | 1990-12-19 | 1990-12-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403460A JPH04219700A (ja) | 1990-12-19 | 1990-12-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219700A true JPH04219700A (ja) | 1992-08-10 |
Family
ID=18513194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403460A Pending JPH04219700A (ja) | 1990-12-19 | 1990-12-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003348A (ja) * | 2008-06-19 | 2010-01-07 | Toshiba Corp | 半導体記憶装置及び誤り訂正方法 |
| JP2012128902A (ja) * | 2010-12-15 | 2012-07-05 | Nec Computertechno Ltd | 半導体記憶装置およびその制御方法 |
-
1990
- 1990-12-19 JP JP2403460A patent/JPH04219700A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003348A (ja) * | 2008-06-19 | 2010-01-07 | Toshiba Corp | 半導体記憶装置及び誤り訂正方法 |
| US8429496B2 (en) | 2008-06-19 | 2013-04-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device and error correcting method |
| JP2012128902A (ja) * | 2010-12-15 | 2012-07-05 | Nec Computertechno Ltd | 半導体記憶装置およびその制御方法 |
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