JPH1185630A - レジスタ装置 - Google Patents
レジスタ装置Info
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- JPH1185630A JPH1185630A JP9250230A JP25023097A JPH1185630A JP H1185630 A JPH1185630 A JP H1185630A JP 9250230 A JP9250230 A JP 9250230A JP 25023097 A JP25023097 A JP 25023097A JP H1185630 A JPH1185630 A JP H1185630A
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Abstract
(57)【要約】
【課題】 従来のレジスタ装置では、書き込み動作と書
き込み動作の間でノイズにより２ビット以上の誤りが発
生すると誤り訂正ができなくなり、書き込み動作の間隔
が長くなるほどその確率は大きくなる。本発明は、誤り
訂正される確率が書き込み動作の間隔に依存せず、信頼
性を高めることを目的とする。 【解決手段】 レジスタに対して書き込みが行われない
場合、情報記号レジスタ１３には情報記号レジスタ１３
と検査記号レジスタ１４との値をデコーダ１５で誤り訂
正した結果が毎サイクル格納され、検査記号レジスタ１
４には情報記号レジスタの値を誤り訂正するのに必要な
検査記号が毎サイクル格納される。１サイクルの間に２
ビット以上の誤りが発生する確率は極めて小さいため、
非常に信頼性の高いレジスタ装置を得ることができる。
き込み動作の間でノイズにより２ビット以上の誤りが発
生すると誤り訂正ができなくなり、書き込み動作の間隔
が長くなるほどその確率は大きくなる。本発明は、誤り
訂正される確率が書き込み動作の間隔に依存せず、信頼
性を高めることを目的とする。 【解決手段】 レジスタに対して書き込みが行われない
場合、情報記号レジスタ１３には情報記号レジスタ１３
と検査記号レジスタ１４との値をデコーダ１５で誤り訂
正した結果が毎サイクル格納され、検査記号レジスタ１
４には情報記号レジスタの値を誤り訂正するのに必要な
検査記号が毎サイクル格納される。１サイクルの間に２
ビット以上の誤りが発生する確率は極めて小さいため、
非常に信頼性の高いレジスタ装置を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に使用され、誤り訂正機能を持つレジスタ装置に関
する。
サ等に使用され、誤り訂正機能を持つレジスタ装置に関
する。
【０００２】
【従来の技術】図３は従来のレジスタ装置のブロック図
を示す。
を示す。
【０００３】同図においてレジスタ装置３は、エンコー
ダ３１と６ビットの情報記号レジスタ３２と４ビットの
検査記号レジスタ３３とデコーダ３４とトライステート
バッファ３５とから構成され、６ビットのデータバス３
６に接続されている。
ダ３１と６ビットの情報記号レジスタ３２と４ビットの
検査記号レジスタ３３とデコーダ３４とトライステート
バッファ３５とから構成され、６ビットのデータバス３
６に接続されている。
【０００４】エンコーダ３１はデータバス３６の値をエ
ンコードし６ビットの情報記号レジスタ３２の１ビット
誤り訂正に必要な４ビットの検査記号を出力し、検査記
号レジスタ３３は書き込み制御信号３０１（図には記号
WEで示している）によってエンコーダ３１の出力を格納
し、情報記号レジスタ３２は書き込み制御信号３０１に
よってデータバス３６の値を格納し、デコーダ３４は情
報記号レジスタ３２の値と検査記号レジスタ３３の値と
を用いて誤り訂正を行ったデータを出力し、トライステ
ートバッファ３５は読み出し制御信号３０２（図には記
号REで示している）を受けるとデコーダ３４の出力をデ
ータバス３６に出力する。ここで、読み出し制御信号３
０２および書き込み制御信号３０１は図示されないマイ
クロプロセッサにより出力され、データバス３６は同マ
イクロプロセッサと接続されている。
ンコードし６ビットの情報記号レジスタ３２の１ビット
誤り訂正に必要な４ビットの検査記号を出力し、検査記
号レジスタ３３は書き込み制御信号３０１（図には記号
WEで示している）によってエンコーダ３１の出力を格納
し、情報記号レジスタ３２は書き込み制御信号３０１に
よってデータバス３６の値を格納し、デコーダ３４は情
報記号レジスタ３２の値と検査記号レジスタ３３の値と
を用いて誤り訂正を行ったデータを出力し、トライステ
ートバッファ３５は読み出し制御信号３０２（図には記
号REで示している）を受けるとデコーダ３４の出力をデ
ータバス３６に出力する。ここで、読み出し制御信号３
０２および書き込み制御信号３０１は図示されないマイ
クロプロセッサにより出力され、データバス３６は同マ
イクロプロセッサと接続されている。
【０００５】以上の構成をもつ従来のレジスタ装置３に
ついて、レジスタに対する書き込み動作と読み出し動作
に分けてその動作を説明する。 （１）レジスタに対する書き込み動作 書き込み時はマイクロプロセッサによりデータバス３６
にデータが出力され、エンコーダ３１はデータバス３６
の値をエンコードし検査記号を出力する。次に、書き込
み制御信号３０１が出力されて、情報記号レジスタ３２
はデータバス３６の値を格納し、検査記号レジスタ３３
はエンコーダ３１の出力を格納する。 （２）レジスタに対する読み出し動作 読み出し時はマイクロプロセッサにより読み出し制御信
号３０２が出力され、情報記号レジスタ３２の値と検査
記号レジスタ３３の値とを用いてデコーダ３４が誤り訂
正されたデータを出力し、トライステートバッファ３５
はデコーダ３４の出力をデータバス３６へ出力する。
ついて、レジスタに対する書き込み動作と読み出し動作
に分けてその動作を説明する。 （１）レジスタに対する書き込み動作 書き込み時はマイクロプロセッサによりデータバス３６
にデータが出力され、エンコーダ３１はデータバス３６
の値をエンコードし検査記号を出力する。次に、書き込
み制御信号３０１が出力されて、情報記号レジスタ３２
はデータバス３６の値を格納し、検査記号レジスタ３３
はエンコーダ３１の出力を格納する。 （２）レジスタに対する読み出し動作 読み出し時はマイクロプロセッサにより読み出し制御信
号３０２が出力され、情報記号レジスタ３２の値と検査
記号レジスタ３３の値とを用いてデコーダ３４が誤り訂
正されたデータを出力し、トライステートバッファ３５
はデコーダ３４の出力をデータバス３６へ出力する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のレジスタ装置をマイクロプロセッサの動作を定義す
るものとして用いた場合、マイクロプロセッサが誤動作
する場合があった。
来のレジスタ装置をマイクロプロセッサの動作を定義す
るものとして用いた場合、マイクロプロセッサが誤動作
する場合があった。
【０００７】すなわち、マイクロプロセッサの動作を定
義するような重要な値を保持するレジスタ装置において
は、ノイズ等によってレジスタの値が変化しないことが
要求される。ところが、図３に示した従来のレジスタ装
置では、書き込み動作と書き込み動作の間にノイズによ
り２ビット以上の誤りが発生すると誤り訂正ができなく
なる。また、書き込み動作の間隔が長くなるほど２ビッ
ト以上の誤りが発生する確率は大きくなる。
義するような重要な値を保持するレジスタ装置において
は、ノイズ等によってレジスタの値が変化しないことが
要求される。ところが、図３に示した従来のレジスタ装
置では、書き込み動作と書き込み動作の間にノイズによ
り２ビット以上の誤りが発生すると誤り訂正ができなく
なる。また、書き込み動作の間隔が長くなるほど２ビッ
ト以上の誤りが発生する確率は大きくなる。
【０００８】本発明はかかる課題に鑑み、誤り訂正され
る確率が書き込み動作から次の書き込み動作までの時間
に依存せず、結果として信頼性を高めるレジスタ装置を
提供することを目的とする。
る確率が書き込み動作から次の書き込み動作までの時間
に依存せず、結果として信頼性を高めるレジスタ装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】この課題を解決するため
本発明のレジスタ装置は、データを格納する情報記号レ
ジスタと、前記データの誤り訂正に必要な検査記号を格
納する検査記号レジスタと、前記情報記号レジスタの値
と前記検査記号レジスタの値とを用いて誤り訂正を行っ
たデータを出力するデコーダと、誤り訂正に必要な検査
記号を発生するエンコーダと、第１の動作状態時には、
所与のデータと前記所与のデータから前記エンコーダに
よって得られる検査記号とをそれぞれ前記情報記号レジ
スタと前記検査記号レジスタとに書き込み、前記第１の
動作状態でない時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備える。
本発明のレジスタ装置は、データを格納する情報記号レ
ジスタと、前記データの誤り訂正に必要な検査記号を格
納する検査記号レジスタと、前記情報記号レジスタの値
と前記検査記号レジスタの値とを用いて誤り訂正を行っ
たデータを出力するデコーダと、誤り訂正に必要な検査
記号を発生するエンコーダと、第１の動作状態時には、
所与のデータと前記所与のデータから前記エンコーダに
よって得られる検査記号とをそれぞれ前記情報記号レジ
スタと前記検査記号レジスタとに書き込み、前記第１の
動作状態でない時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備える。
【００１０】また、この課題を解決するため本発明のレ
ジスタ装置は、データを格納する情報記号レジスタと、
前記データの誤り訂正に必要な検査記号を格納する検査
記号レジスタと、前記情報記号レジスタの値と前記検査
記号レジスタの値とを用いて誤り訂正を行ったデータを
出力し誤りを検出すると誤り検出信号を出力するデコー
ダと、誤り訂正に必要な検査記号を発生するエンコーダ
と、第１の動作状態時には、所与のデータと前記所与の
データから前記エンコーダによって得られる検査記号と
をそれぞれ前記情報記号レジスタと前記検査記号レジス
タとに書き込み、前記デコーダが前記誤り検出信号を出
力する動作状態時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備える。
ジスタ装置は、データを格納する情報記号レジスタと、
前記データの誤り訂正に必要な検査記号を格納する検査
記号レジスタと、前記情報記号レジスタの値と前記検査
記号レジスタの値とを用いて誤り訂正を行ったデータを
出力し誤りを検出すると誤り検出信号を出力するデコー
ダと、誤り訂正に必要な検査記号を発生するエンコーダ
と、第１の動作状態時には、所与のデータと前記所与の
データから前記エンコーダによって得られる検査記号と
をそれぞれ前記情報記号レジスタと前記検査記号レジス
タとに書き込み、前記デコーダが前記誤り検出信号を出
力する動作状態時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備える。
【００１１】
（実施の形態１）以下、本発明の実施の形態について、
図１を用いて説明する。
図１を用いて説明する。
【００１２】図１は、本発明の第一の実施の形態におけ
るレジスタ装置の構成を示すブロック図を示す。
るレジスタ装置の構成を示すブロック図を示す。
【００１３】図１において、レジスタ装置１は、セレク
タ１１とエンコーダ１２と６ビットの情報記号レジスタ
１３と４ビットの検査記号レジスタ１４とデコーダ１５
とトライステートバッファ１６とから構成され、６ビッ
トのデータバス１７に接続されている。
タ１１とエンコーダ１２と６ビットの情報記号レジスタ
１３と４ビットの検査記号レジスタ１４とデコーダ１５
とトライステートバッファ１６とから構成され、６ビッ
トのデータバス１７に接続されている。
【００１４】セレクタ１１は書き込み制御信号１０１
（図には記号WEで示してある）を受けるとデータバス１
７のデータを出力しそれ以外の時はデコーダ１５の出力
を出力し、トライステートバッファ１６は読み出し制御
信号１０２（図には記号REで示してある）を受けるとデ
コーダ１５の値をデータバス１７に出力する。また、エ
ンコーダ１２はセレクタ１１の出力をエンコードし６ビ
ットの情報記号レジスタの１ビット誤り訂正に必要な４
ビットの検査記号を出力し、検査記号レジスタ１４はク
ロック信号１０３（図には記号CLKで示してある）によ
ってエンコーダ１２の出力を毎サイクル格納し、情報記
号レジスタ１３はクロック信号１０３によってセレクタ
１１の出力を毎サイクル格納し、デコーダ１５は情報記
号レジスタ１３の値と検査記号レジスタ１４の値とを用
いて誤り訂正を行ったデータを出力する。ここで、読み
出し制御信号１０２、書き込み制御信号１０１およびク
ロック信号１０３は図示されないマイクロプロセッサに
より出力され、データバス１７は同マイクロプロセッサ
と接続されている。また、クロック信号１０３はマイク
ロプロセッサの最小動作単位である。さらに、エンコー
ダ１２およびデコーダ１５は一般的な誤り訂正で用いら
れているものである。
（図には記号WEで示してある）を受けるとデータバス１
７のデータを出力しそれ以外の時はデコーダ１５の出力
を出力し、トライステートバッファ１６は読み出し制御
信号１０２（図には記号REで示してある）を受けるとデ
コーダ１５の値をデータバス１７に出力する。また、エ
ンコーダ１２はセレクタ１１の出力をエンコードし６ビ
ットの情報記号レジスタの１ビット誤り訂正に必要な４
ビットの検査記号を出力し、検査記号レジスタ１４はク
ロック信号１０３（図には記号CLKで示してある）によ
ってエンコーダ１２の出力を毎サイクル格納し、情報記
号レジスタ１３はクロック信号１０３によってセレクタ
１１の出力を毎サイクル格納し、デコーダ１５は情報記
号レジスタ１３の値と検査記号レジスタ１４の値とを用
いて誤り訂正を行ったデータを出力する。ここで、読み
出し制御信号１０２、書き込み制御信号１０１およびク
ロック信号１０３は図示されないマイクロプロセッサに
より出力され、データバス１７は同マイクロプロセッサ
と接続されている。また、クロック信号１０３はマイク
ロプロセッサの最小動作単位である。さらに、エンコー
ダ１２およびデコーダ１５は一般的な誤り訂正で用いら
れているものである。
【００１５】以上のように構成された本発明のレジスタ
装置について、レジスタに対する書き込み動作と読み出
し動作と書き込み動作を行わない場合とに分けてその動
作を説明する。 （１）レジスタに対する書き込み動作 書き込み時はマイクロプロセッサによりデータバス１７
にデータが出力され、書き込み制御信号１０１が出力さ
れ、セレクタ１１はデータバス１７のデータを出力す
る。情報記号レジスタ１３はセレクタ１１の出力をクロ
ック信号１０３によって格納することにより、データバ
ス１７の値を保持することになる。また、エンコーダ１
２はセレクタ１１の出力をエンコードし検査記号レジス
タ１４はエンコーダ１２の出力をクロック信号１０３に
よって格納することにより、データバス１７の値を誤り
訂正するのに必要な検査記号を保持することになる。 （２）レジスタに対する読み出し動作 読み出し時はマイクロプロセッサにより読み出し制御信
号１０２が出力され、デコーダ１５は情報記号レジスタ
１３の値と検査記号レジスタ１４の値とを用いて誤り訂
正を行ったデータを出力し、トライステートバッファ１
６はデコーダ１５の出力をデータバス１７へ出力する。 （３）レジスタに対して書き込みが行われない場合の動
作 書き込み制御信号１０１は出力されず、セレクタ１１は
デコーダ１５の出力を出力する。情報記号レジスタ１３
はセレクタ１１の出力をクロック信号１０３によって格
納する。また、エンコーダ１２はセレクタ１１の出力を
エンコードし検査記号レジスタ１４はエンコーダ１２の
出力をクロック信号１０３によって格納する。以上の動
作により、情報記号レジスタ１３および検査記号レジス
タ１４が書き込みがない場合も毎サイクル誤り訂正され
ることになる。
装置について、レジスタに対する書き込み動作と読み出
し動作と書き込み動作を行わない場合とに分けてその動
作を説明する。 （１）レジスタに対する書き込み動作 書き込み時はマイクロプロセッサによりデータバス１７
にデータが出力され、書き込み制御信号１０１が出力さ
れ、セレクタ１１はデータバス１７のデータを出力す
る。情報記号レジスタ１３はセレクタ１１の出力をクロ
ック信号１０３によって格納することにより、データバ
ス１７の値を保持することになる。また、エンコーダ１
２はセレクタ１１の出力をエンコードし検査記号レジス
タ１４はエンコーダ１２の出力をクロック信号１０３に
よって格納することにより、データバス１７の値を誤り
訂正するのに必要な検査記号を保持することになる。 （２）レジスタに対する読み出し動作 読み出し時はマイクロプロセッサにより読み出し制御信
号１０２が出力され、デコーダ１５は情報記号レジスタ
１３の値と検査記号レジスタ１４の値とを用いて誤り訂
正を行ったデータを出力し、トライステートバッファ１
６はデコーダ１５の出力をデータバス１７へ出力する。 （３）レジスタに対して書き込みが行われない場合の動
作 書き込み制御信号１０１は出力されず、セレクタ１１は
デコーダ１５の出力を出力する。情報記号レジスタ１３
はセレクタ１１の出力をクロック信号１０３によって格
納する。また、エンコーダ１２はセレクタ１１の出力を
エンコードし検査記号レジスタ１４はエンコーダ１２の
出力をクロック信号１０３によって格納する。以上の動
作により、情報記号レジスタ１３および検査記号レジス
タ１４が書き込みがない場合も毎サイクル誤り訂正され
ることになる。
【００１６】以上のように本発明の第一の実施の形態に
よれば、レジスタに対して書き込み動作が行われない場
合、情報記号レジスタ１３には情報記号レジスタ１３と
検査記号レジスタ１４との値をデコーダ１５で誤り訂正
した結果が毎サイクル格納され、検査記号レジスタ１４
には情報記号レジスタ１３の値を誤り訂正するのに必要
な検査記号が毎サイクル格納されることになる。書き込
みから次の書き込みまでの時間にかかわらず１サイクル
の間にノイズにより情報記号レジスタ１３もしくは検査
記号レジスタ１４の１ビットが反転した場合の誤りは訂
正される。２ビット以上の誤りに対しては従来の技術と
同様に訂正することができないが、１サイクルの間に２
ビット以上の誤りが発生する確率は極めて小さいため、
非常に信頼性の高いレジスタ装置を得ることができ、マ
イクロプロセッサの動作を定義するような重要な値を保
持するレジスタに好適である。
よれば、レジスタに対して書き込み動作が行われない場
合、情報記号レジスタ１３には情報記号レジスタ１３と
検査記号レジスタ１４との値をデコーダ１５で誤り訂正
した結果が毎サイクル格納され、検査記号レジスタ１４
には情報記号レジスタ１３の値を誤り訂正するのに必要
な検査記号が毎サイクル格納されることになる。書き込
みから次の書き込みまでの時間にかかわらず１サイクル
の間にノイズにより情報記号レジスタ１３もしくは検査
記号レジスタ１４の１ビットが反転した場合の誤りは訂
正される。２ビット以上の誤りに対しては従来の技術と
同様に訂正することができないが、１サイクルの間に２
ビット以上の誤りが発生する確率は極めて小さいため、
非常に信頼性の高いレジスタ装置を得ることができ、マ
イクロプロセッサの動作を定義するような重要な値を保
持するレジスタに好適である。
【００１７】（実施の形態２）図２は、本発明の第二の
実施の形態におけるレジスタ装置の構成を示すブロック
図を示す。図２において、本発明の第一の実施の形態と
同じ構成要素は同じ符号を付して説明を省略し、異なる
点を中心に説明する。
実施の形態におけるレジスタ装置の構成を示すブロック
図を示す。図２において、本発明の第一の実施の形態と
同じ構成要素は同じ符号を付して説明を省略し、異なる
点を中心に説明する。
【００１８】検査記号レジスタ２４がエンコーダ１２の
出力を格納し、情報記号レジスタ２３がセレクタ１１の
出力を格納する点は図１に示すレジスタ装置１と同じだ
が、デコーダ２５が誤りを検出すると誤り検出信号２８
を出力し、ORゲート２６が誤り検出信号２８と書き込み
制御信号１０１のいずれかが出力されているときイネー
ブル信号２９を出力し、イネーブル信号２９によって検
査記号レジスタ２４がエンコーダ１２の出力を格納し、
情報記号レジスタ２３がセレクタ１１の出力を格納する
点が異なる。
出力を格納し、情報記号レジスタ２３がセレクタ１１の
出力を格納する点は図１に示すレジスタ装置１と同じだ
が、デコーダ２５が誤りを検出すると誤り検出信号２８
を出力し、ORゲート２６が誤り検出信号２８と書き込み
制御信号１０１のいずれかが出力されているときイネー
ブル信号２９を出力し、イネーブル信号２９によって検
査記号レジスタ２４がエンコーダ１２の出力を格納し、
情報記号レジスタ２３がセレクタ１１の出力を格納する
点が異なる。
【００１９】以上のように構成された本発明のレジスタ
装置について、レジスタに対する読み込み動作について
は本発明の第一の実施の形態と同じである。以下には、
書き込み動作と書き込みを行わない場合の動作とを説明
する。 （１）レジスタに対する書き込み動作 書き込み時はマイクロプロセッサによりデータバス１７
にデータが出力され、書き込み制御信号１０１が出力さ
れ、セレクタ１１はデータバス１７のデータを出力し、
ORゲート２６はイネーブル信号２９を出力する。情報記
号レジスタ２３はセレクタ１１の出力をイネーブル信号
２９によって格納することにより、データバス１７の値
を保持することになる。また、エンコーダ１２はセレク
タ１１の出力をエンコードし検査記号レジスタ２４はエ
ンコーダ１２の出力をイネーブル信号２９によって格納
することにより、データバス１７の値を誤り訂正するの
に必要な検査記号を保持することになる。 （２）レジスタに対して書き込みが行われない場合の動
作 書き込み制御信号１０１は出力されず、セレクタ１１は
デコーダ２５の出力を出力し、エンコーダ１２はセレク
タ１１の出力をエンコードし出力する。デコーダ２５に
よって誤りが検出され誤り検出信号２８が出力される
と、ORゲート２６からイネーブル信号２９が出力され、
情報記号レジスタ２３はセレクタ１１の出力を格納し、
検査記号レジスタ２４はエンコーダ１２の出力を格納す
る。以上の動作により、情報記号レジスタ２３もしくは
検査記号レジスタ２４に１ビットの誤りが発生すると直
ちに誤り訂正されることになる。
装置について、レジスタに対する読み込み動作について
は本発明の第一の実施の形態と同じである。以下には、
書き込み動作と書き込みを行わない場合の動作とを説明
する。 （１）レジスタに対する書き込み動作 書き込み時はマイクロプロセッサによりデータバス１７
にデータが出力され、書き込み制御信号１０１が出力さ
れ、セレクタ１１はデータバス１７のデータを出力し、
ORゲート２６はイネーブル信号２９を出力する。情報記
号レジスタ２３はセレクタ１１の出力をイネーブル信号
２９によって格納することにより、データバス１７の値
を保持することになる。また、エンコーダ１２はセレク
タ１１の出力をエンコードし検査記号レジスタ２４はエ
ンコーダ１２の出力をイネーブル信号２９によって格納
することにより、データバス１７の値を誤り訂正するの
に必要な検査記号を保持することになる。 （２）レジスタに対して書き込みが行われない場合の動
作 書き込み制御信号１０１は出力されず、セレクタ１１は
デコーダ２５の出力を出力し、エンコーダ１２はセレク
タ１１の出力をエンコードし出力する。デコーダ２５に
よって誤りが検出され誤り検出信号２８が出力される
と、ORゲート２６からイネーブル信号２９が出力され、
情報記号レジスタ２３はセレクタ１１の出力を格納し、
検査記号レジスタ２４はエンコーダ１２の出力を格納す
る。以上の動作により、情報記号レジスタ２３もしくは
検査記号レジスタ２４に１ビットの誤りが発生すると直
ちに誤り訂正されることになる。
【００２０】以上のように本発明の第二の実施の形態に
よれば、第一の実施の形態による効果の他に、誤りが検
出されなければ情報記号レジスタおよび検査記号レジス
タへの格納動作を行わないため、不要な消費電流を削減
することができる。
よれば、第一の実施の形態による効果の他に、誤りが検
出されなければ情報記号レジスタおよび検査記号レジス
タへの格納動作を行わないため、不要な消費電流を削減
することができる。
【００２１】尚、以上の本発明の実施の形態では、６ビ
ットの情報記号レジスタおよび４ビットの検査記号レジ
スタによる構成を示したが、任意ビットの情報記号レジ
スタおよび検査記号レジスタであっても本発明は応用可
能である。また、以上の本発明の実施の形態では、１ビ
ットの誤り訂正を行う場合について述べているが、検査
記号を４ビット以上にして１ビット以上の誤り訂正を可
能としたものであっても本発明は応用可能である。さら
に、以上の本発明の実施の形態では、データバスからの
値とデコーダの出力とをセレクタにより選択している
が、データバスの値を書き込み制御信号によって格納す
る情報記号レジスタを別途設け、その出力とデコーダの
出力とをセレクタにより選択する構成にしてもよい。
ットの情報記号レジスタおよび４ビットの検査記号レジ
スタによる構成を示したが、任意ビットの情報記号レジ
スタおよび検査記号レジスタであっても本発明は応用可
能である。また、以上の本発明の実施の形態では、１ビ
ットの誤り訂正を行う場合について述べているが、検査
記号を４ビット以上にして１ビット以上の誤り訂正を可
能としたものであっても本発明は応用可能である。さら
に、以上の本発明の実施の形態では、データバスからの
値とデコーダの出力とをセレクタにより選択している
が、データバスの値を書き込み制御信号によって格納す
る情報記号レジスタを別途設け、その出力とデコーダの
出力とをセレクタにより選択する構成にしてもよい。
【００２２】
【発明の効果】以上のように本発明に係るレジスタ装置
は、非常に信頼性の高いレジスタ装置を得ることができ
る。よって、マイクロプロセッサの動作を定義するよう
な重要な値を保持するレジスタに好適である。
は、非常に信頼性の高いレジスタ装置を得ることができ
る。よって、マイクロプロセッサの動作を定義するよう
な重要な値を保持するレジスタに好適である。
【図１】本発明の第一の実施の形態におけるレジスタ装
置の構成を示すブロック図
置の構成を示すブロック図
【図２】本発明の第二の実施の形態におけるレジスタ装
置の構成を示すブロック図
置の構成を示すブロック図
【図３】従来のレジスタ装置の構成を示すブロック図
１ レジスタ装置 ２ レジスタ装置 １１ セレクタ １２ エンコーダ １３、２３ 情報記号レジスタ １４、２４ 検査記号レジスタ １５ デコーダ １６ トライステートバッファ １７、３６ データバス ２６ ORゲート ２８ 誤り検出信号 ２９ イネーブル信号 ３１ エンコーダ ３２ 情報記号レジスタ ３３ 検査記号レジスタ ３４ デコーダ ３５ トライステートバッファ １０１、３０１ 書き込み制御信号 １０２、３０２ 読み出し制御信号 １０３ クロック信号
Claims (4)
- 【請求項１】 データを格納する情報記号レジスタと、
前記データの誤り訂正に必要な検査記号を格納する検査
記号レジスタと、前記情報記号レジスタの値と前記検査
記号レジスタの値とを用いて誤り訂正を行ったデータを
出力するデコーダと、誤り訂正に必要な検査記号を発生
するエンコーダと、第１の動作状態時には、所与のデー
タと前記所与のデータから前記エンコーダによって得ら
れる検査記号とをそれぞれ前記情報記号レジスタと前記
検査記号レジスタとに書き込み、前記第１の動作状態で
ない時には定常的に、前記デコーダの出力と前記出力か
ら前記エンコーダによって得られる検査記号とをそれぞ
れ前記情報記号レジスタと前記検査記号レジスタとに書
き込む制御手段とを備えたレジスタ装置。 - 【請求項２】 前記デコーダの出力と前記出力から前記
エンコーダによって得られる検査記号とのそれぞれ前記
情報記号レジスタと前記検査記号レジスタへの書き込み
が、前記レジスタ装置に対して書き込み又は読み出しを
行うプロセッサの最小動作時間毎に行われることを特徴
とする請求項１記載のレジスタ装置。 - 【請求項３】 データを格納する情報記号レジスタと、
前記データの誤り訂正に必要な検査記号を格納する検査
記号レジスタと、前記情報記号レジスタの値と前記検査
記号レジスタの値とを用いて誤り訂正を行ったデータを
出力し誤りを検出すると誤り検出信号を出力するデコー
ダと、誤り訂正に必要な検査記号を発生するエンコーダ
と、第１の動作状態時には、所与のデータと前記所与の
データから前記エンコーダによって得られる検査記号と
をそれぞれ前記情報記号レジスタと前記検査記号レジス
タとに書き込み、前記デコーダが前記誤り検出信号を出
力する動作状態時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備えたレジスタ装置。 - 【請求項４】 前記第１の動作状態を前記レジスタ装置
に対する書き込み動作の状態とする請求項１から３のい
ずれか記載のレジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25023097A JP3484943B2 (ja) | 1997-09-16 | 1997-09-16 | レジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25023097A JP3484943B2 (ja) | 1997-09-16 | 1997-09-16 | レジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1185630A true JPH1185630A (ja) | 1999-03-30 |
| JP3484943B2 JP3484943B2 (ja) | 2004-01-06 |
Family
ID=17204779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25023097A Expired - Fee Related JP3484943B2 (ja) | 1997-09-16 | 1997-09-16 | レジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484943B2 (ja) |
-
1997
- 1997-09-16 JP JP25023097A patent/JP3484943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3484943B2 (ja) | 2004-01-06 |
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