JP3097672B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JP3097672B2 JP3097672B2 JP10223259A JP22325998A JP3097672B2 JP 3097672 B2 JP3097672 B2 JP 3097672B2 JP 10223259 A JP10223259 A JP 10223259A JP 22325998 A JP22325998 A JP 22325998A JP 3097672 B2 JP3097672 B2 JP 3097672B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- write address
- read address
- memory control
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入出力ポートが独
立した２ポートメモリを使用したメモリ制御回路に関す
る。
立した２ポートメモリを使用したメモリ制御回路に関す
る。
【０００２】
【従来の技術】デジタルデータ伝送システムの高速化、
高機能化の要求に伴い、データの速度変換あるいは遅延
調整などを行うためのエラスティックメモリ回路（メモ
リ制御回路）にも高速化、高機能化が要求されるように
なっている。このため、入出力ポートが独立した２ポー
トメモリを使用したエラスティックメモリ回路が使用さ
れるようになってきている。このようなエラスティック
メモリ回路においては、書き込み動作と読み出し動作
は、それぞれ独立したクロックにより行われる。このた
め、それぞれのクロックの位相のずれに起因する読み出
しアドレスの書き込みアドレスへの接近を事前に検出し
て、読み出しアドレスが書き込みアドレスを追い越さな
いように補正する制御を必要としており、また回路規模
の縮小、低消費電力化も重要となってきている。
高機能化の要求に伴い、データの速度変換あるいは遅延
調整などを行うためのエラスティックメモリ回路（メモ
リ制御回路）にも高速化、高機能化が要求されるように
なっている。このため、入出力ポートが独立した２ポー
トメモリを使用したエラスティックメモリ回路が使用さ
れるようになってきている。このようなエラスティック
メモリ回路においては、書き込み動作と読み出し動作
は、それぞれ独立したクロックにより行われる。このた
め、それぞれのクロックの位相のずれに起因する読み出
しアドレスの書き込みアドレスへの接近を事前に検出し
て、読み出しアドレスが書き込みアドレスを追い越さな
いように補正する制御を必要としており、また回路規模
の縮小、低消費電力化も重要となってきている。
【０００３】図３は、このような従来のエラスティック
ストア回路の一例を示すブロック図である。図におい
て、読み出しアドレス発生回路１１は、２ポートメモリ
１３の図示しない出力ポートより出力すべきデータが蓄
積されている２ポートメモリ１３内のアドレスを指定す
る読み出しアドレス２１を発生する。書き込みアドレス
発生回路１２は、２ポートメモリ１３の図示しない入力
ポートから入力するデータを蓄積する２ポートメモリ１
３内のアドレスを指定する書き込みアドレス２２を発生
する。読み出しアドレス発生回路１１および書き込みア
ドレス発生回路１２は、各々、２ポートメモリ１３と減
算器１５に接続されている。
ストア回路の一例を示すブロック図である。図におい
て、読み出しアドレス発生回路１１は、２ポートメモリ
１３の図示しない出力ポートより出力すべきデータが蓄
積されている２ポートメモリ１３内のアドレスを指定す
る読み出しアドレス２１を発生する。書き込みアドレス
発生回路１２は、２ポートメモリ１３の図示しない入力
ポートから入力するデータを蓄積する２ポートメモリ１
３内のアドレスを指定する書き込みアドレス２２を発生
する。読み出しアドレス発生回路１１および書き込みア
ドレス発生回路１２は、各々、２ポートメモリ１３と減
算器１５に接続されている。
【０００４】減算器１５は、２ポートメモリ１３に送出
される読み出しアドレス２１と書き込みアドレス２２を
それぞれモニタして、読み出しアドレス値から書き込み
アドレス値を減算することにより両アドレスの距離（差
分）を算出している。減算器１５の算出結果は、減算器
１５に接続されている距離検出部１６に伝達される。距
離検出部１６は、両アドレスの距離（差分）が規定値に
達したことを検出すると、イニシャライズ信号２３を読
み出しアドレス発生回路１１と書き込みアドレス発生回
路１２とに送出して各回路を初期状態に設定する。
される読み出しアドレス２１と書き込みアドレス２２を
それぞれモニタして、読み出しアドレス値から書き込み
アドレス値を減算することにより両アドレスの距離（差
分）を算出している。減算器１５の算出結果は、減算器
１５に接続されている距離検出部１６に伝達される。距
離検出部１６は、両アドレスの距離（差分）が規定値に
達したことを検出すると、イニシャライズ信号２３を読
み出しアドレス発生回路１１と書き込みアドレス発生回
路１２とに送出して各回路を初期状態に設定する。
【０００５】初期状態に設定された読み出しアドレス発
生回路１１と書き込みアドレス発生回路１２は、発生す
る読み出しアドレスと書き込みアドレスとを初期の状態
に戻すので両アドレスの距離（差分）は最大値に戻る。
また、距離検出部１６は、両アドレスの距離（差分）が
規定値に達した際に、アラーム信号２４を図示しないア
ラーム受信部に送出して、両アドレスの接近と初期設定
が行われたことを通知する。
生回路１１と書き込みアドレス発生回路１２は、発生す
る読み出しアドレスと書き込みアドレスとを初期の状態
に戻すので両アドレスの距離（差分）は最大値に戻る。
また、距離検出部１６は、両アドレスの距離（差分）が
規定値に達した際に、アラーム信号２４を図示しないア
ラーム受信部に送出して、両アドレスの接近と初期設定
が行われたことを通知する。
【０００６】
【発明が解決しようとする課題】ところで、従来技術で
は、読み出しアドレス値と書き込みアドレス値との距離
（差分）の大小に拘わらず、常時、補正動作を行うた
め、回路の消費電力を大となるという問題がある。
は、読み出しアドレス値と書き込みアドレス値との距離
（差分）の大小に拘わらず、常時、補正動作を行うた
め、回路の消費電力を大となるという問題がある。
【０００７】この発明は上述した事情に鑑みてなされた
もので、回路の消費電力を低減することができるメモリ
制御回路を提供することを目的とする。
もので、回路の消費電力を低減することができるメモリ
制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、２ポートメモリに
対して供給される、読み出しアドレスと書き込みアドレ
スの接近を検出し、接近程度に応じて双方のアドレスを
補正する補正手段を有するメモリ制御回路において、前
記読み出しアドレスと前記書き込みアドレスとの上位ビ
ットを比較し、双方が一致するか否かを判断する上位ア
ドレス比較手段を具備し、前記上位アドレス比較手段に
より、前記読み出しアドレスと前記書き込みアドレスと
の上位ビットが一致した場合、前記補正手段を動作させ
ることを特徴とする。
るために、請求項１記載の発明では、２ポートメモリに
対して供給される、読み出しアドレスと書き込みアドレ
スの接近を検出し、接近程度に応じて双方のアドレスを
補正する補正手段を有するメモリ制御回路において、前
記読み出しアドレスと前記書き込みアドレスとの上位ビ
ットを比較し、双方が一致するか否かを判断する上位ア
ドレス比較手段を具備し、前記上位アドレス比較手段に
より、前記読み出しアドレスと前記書き込みアドレスと
の上位ビットが一致した場合、前記補正手段を動作させ
ることを特徴とする。
【０００９】また、請求項２記載の発明では、請求項１
記載のメモリ制御回路において、前記上位アドレス比較
手段は、前記読み出しアドレスと前記書き込みアドレス
を保持する保持手段と、前記保持手段に保持された、前
記読み出しアドレスと前記書き込みアドレスのそれぞれ
対応する上位ビットが一致するか否かを判断する判断手
段とを具備することを特徴とする。
記載のメモリ制御回路において、前記上位アドレス比較
手段は、前記読み出しアドレスと前記書き込みアドレス
を保持する保持手段と、前記保持手段に保持された、前
記読み出しアドレスと前記書き込みアドレスのそれぞれ
対応する上位ビットが一致するか否かを判断する判断手
段とを具備することを特徴とする。
【００１０】また、請求項３記載の発明では、請求項２
記載のメモリ制御回路において、前記判断手段は、上位
ビットを論理演算することにより、一致／不一致に応じ
た出力を行う論理演算素子であることを特徴とする。
記載のメモリ制御回路において、前記判断手段は、上位
ビットを論理演算することにより、一致／不一致に応じ
た出力を行う論理演算素子であることを特徴とする。
【００１１】この発明では、２ポートメモリを使用し、
読み出しアドレスと書き込みアドレスの上位ビットの一
致／不一致を見ることにより、補正動作が必要となる距
離近くまで接近したときにのみ、補正回路を動作させる
ようにしたので、回路の消費電力を低減することが可能
となる。
読み出しアドレスと書き込みアドレスの上位ビットの一
致／不一致を見ることにより、補正動作が必要となる距
離近くまで接近したときにのみ、補正回路を動作させる
ようにしたので、回路の消費電力を低減することが可能
となる。
【００１２】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態によるエラスティックストア
回路の構成を示すブロック図である。図において、読み
出しアドレス発生回路１１は、２ポートメモリ１３の図
示しない出力ポートより出力すべきデータが蓄積されて
いる２ポートメモリ１３内のアドレスを指定する読み出
しアドレス２１を発生する。また、書き込みアドレス発
生回路１２は、２ポートメモリ１３の図示しない入力ポ
ートから入力するデータを蓄積する２ポートメモリ１３
内のアドレスを指定する書き込みアドレス２２を発生す
る。
の形態を説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態によるエラスティックストア
回路の構成を示すブロック図である。図において、読み
出しアドレス発生回路１１は、２ポートメモリ１３の図
示しない出力ポートより出力すべきデータが蓄積されて
いる２ポートメモリ１３内のアドレスを指定する読み出
しアドレス２１を発生する。また、書き込みアドレス発
生回路１２は、２ポートメモリ１３の図示しない入力ポ
ートから入力するデータを蓄積する２ポートメモリ１３
内のアドレスを指定する書き込みアドレス２２を発生す
る。
【００１３】読み出しアドレス発生回路１１は、２ポー
トメモリ１３、上位アドレス比較部１４および減算器１
５に接続されており、書き込みアドレス発生回路１２
は、２ポートメモリ１３、上位アドレス比較部１４およ
び減算器１５に接続されている。減算器１５は、２ポー
トメモリ１３に送出される読み出しアドレス２１と書き
込みアドレス２２をそれぞれモニタして、読み出しアド
レス値から書き込みアドレス値を減算することにより両
アドレスの距離（差分）を算出する。減算器１５の算出
結果は、減算器１５に接続されている距離検出部１６に
伝達される。
トメモリ１３、上位アドレス比較部１４および減算器１
５に接続されており、書き込みアドレス発生回路１２
は、２ポートメモリ１３、上位アドレス比較部１４およ
び減算器１５に接続されている。減算器１５は、２ポー
トメモリ１３に送出される読み出しアドレス２１と書き
込みアドレス２２をそれぞれモニタして、読み出しアド
レス値から書き込みアドレス値を減算することにより両
アドレスの距離（差分）を算出する。減算器１５の算出
結果は、減算器１５に接続されている距離検出部１６に
伝達される。
【００１４】距離検出部１６は、両アドレスの距離（差
分）が規定値に達したことを検出すると、イニシャライ
ズ信号２３を読み出しアドレス発生回路１１と書き込み
アドレス発生回路１２に送出して各回路を初期状態に設
定する。初期状態に設定された読み出しアドレス発生回
路１１と書き込みアドレス発生回路１２は、発生する読
み出しアドレスと書き込みアドレスを初期の状態に戻
し、両アドレスの距離（差分）を最大値に戻す。
分）が規定値に達したことを検出すると、イニシャライ
ズ信号２３を読み出しアドレス発生回路１１と書き込み
アドレス発生回路１２に送出して各回路を初期状態に設
定する。初期状態に設定された読み出しアドレス発生回
路１１と書き込みアドレス発生回路１２は、発生する読
み出しアドレスと書き込みアドレスを初期の状態に戻
し、両アドレスの距離（差分）を最大値に戻す。
【００１５】上位アドレス比較部１４は、読み出しアド
レス２１および書き込みアドレス２２が常時入力されて
おり、イニシャライズ条件となる両アドレスの距離（差
分）より１桁上のビットまでの上位ビットを常に比較し
ている。そして、この上位ビットが一致した場合にイネ
ーブル信号２５を、減算器１５および距離検出部１６へ
送出する。減算器１５および距離検出部１６は、イネー
ブル信号２５がアクティブのときのみ動作し、それ以外
のときは停止する。このように、減算器１５および距離
検出部１６の動作を制限することにより、無駄な動作を
減らすことができ、結果消費電力の低減を図ることがで
きる。
レス２１および書き込みアドレス２２が常時入力されて
おり、イニシャライズ条件となる両アドレスの距離（差
分）より１桁上のビットまでの上位ビットを常に比較し
ている。そして、この上位ビットが一致した場合にイネ
ーブル信号２５を、減算器１５および距離検出部１６へ
送出する。減算器１５および距離検出部１６は、イネー
ブル信号２５がアクティブのときのみ動作し、それ以外
のときは停止する。このように、減算器１５および距離
検出部１６の動作を制限することにより、無駄な動作を
減らすことができ、結果消費電力の低減を図ることがで
きる。
【００１６】Ｂ．実施例の動作 次に、本発明の動作を説明する。ここで一例として、２
ポートメモリ１３のアドレスを０〜１２７、イニシャラ
イズを行う読み出しアドレスと書き込みアドレスとの距
離差を１５とする。このとき設定するイニシャライズ条
件のアドレス距離差（「１５」）は、各エラスティック
ストア回路における読み出しと書き込みの位相差により
両アドレスが接近するであろうアドレスを予測して設定
する。
ポートメモリ１３のアドレスを０〜１２７、イニシャラ
イズを行う読み出しアドレスと書き込みアドレスとの距
離差を１５とする。このとき設定するイニシャライズ条
件のアドレス距離差（「１５」）は、各エラスティック
ストア回路における読み出しと書き込みの位相差により
両アドレスが接近するであろうアドレスを予測して設定
する。
【００１７】まず、初期状態においては、両アドレスを
最大距離となるように、例えば、読み出しアドレスを０
番地、書き込みアドレスを６４番地に設定する。イニシ
ャライズ条件が８以内なので、上位アドレス比較部１４
において、一致／不一致を確認するのは、７ビット中上
位３ビットとなる。０＝０００００００，６４＝１００
００００で、上位３ビットは、０００と１００と異なる
ので、イネーブル信号２５は停止指示側のレベルとな
り、減算器１５と距離検出部１６は、停止状態に有る。
最大距離となるように、例えば、読み出しアドレスを０
番地、書き込みアドレスを６４番地に設定する。イニシ
ャライズ条件が８以内なので、上位アドレス比較部１４
において、一致／不一致を確認するのは、７ビット中上
位３ビットとなる。０＝０００００００，６４＝１００
００００で、上位３ビットは、０００と１００と異なる
ので、イネーブル信号２５は停止指示側のレベルとな
り、減算器１５と距離検出部１６は、停止状態に有る。
【００１８】図２に示すように、読み出しアドレスデコ
ード部１４および書き込みアドレスデコード部１５にお
いては、それぞれ読み出しアドレス発生回路１１が発生
する２ポートメモリ１３の読み出しアドレス２１、書き
込みアドレス発生回路１２が発生する２ポートメモリ１
３の書き込みアドレス２２を取り込む７ビット構成（こ
の場合、２ポートメモリ１３のアドレスを０番地〜１２
７番地と仮定している）のレジスタ１４１及び１４２を
有しており、ここで比較するのは、上述した通り上位３
ビットである。
ード部１４および書き込みアドレスデコード部１５にお
いては、それぞれ読み出しアドレス発生回路１１が発生
する２ポートメモリ１３の読み出しアドレス２１、書き
込みアドレス発生回路１２が発生する２ポートメモリ１
３の書き込みアドレス２２を取り込む７ビット構成（こ
の場合、２ポートメモリ１３のアドレスを０番地〜１２
７番地と仮定している）のレジスタ１４１及び１４２を
有しており、ここで比較するのは、上述した通り上位３
ビットである。
【００１９】上位アドレス比較部１４では、レジスタ１
４１と１４２に取り込まれた両アドレスの上位３ビット
のみの比較を行い、一致している場合には、イネーブル
信号２５に動作指示レベル（この例ではＨとする）を出
力し、不一致の場合には、停止指示レベル（この例では
Ｌ）を出力する。減算器１５と距離検出部１６は、この
イネーブル信号がＨのときは動作し、Ｌのときは停止す
る。
４１と１４２に取り込まれた両アドレスの上位３ビット
のみの比較を行い、一致している場合には、イネーブル
信号２５に動作指示レベル（この例ではＨとする）を出
力し、不一致の場合には、停止指示レベル（この例では
Ｌ）を出力する。減算器１５と距離検出部１６は、この
イネーブル信号がＨのときは動作し、Ｌのときは停止す
る。
【００２０】具体例として、読み出しアドレスが「３
２」で書き込みアドレスが「４７」において、読み出し
アドレスが書き込みアドレスに追いついてきた場合につ
いて説明する。このとき上位３ビットは、両アドレス共
に０１０となり、Ｅ−ＮＯＲ論理回路１５２〜１５４の
出力は、「Ｈ」、ＡＮＤ論理回路１５５の出力は、
「Ｈ」となるので、イネーブル信号２５は「Ｈ」とな
る。したがって、減算器１５と距離検出部１６は、動作
状態となり、両アドレスの減算とアドレスの距離（差
分）の検出を実行する。
２」で書き込みアドレスが「４７」において、読み出し
アドレスが書き込みアドレスに追いついてきた場合につ
いて説明する。このとき上位３ビットは、両アドレス共
に０１０となり、Ｅ−ＮＯＲ論理回路１５２〜１５４の
出力は、「Ｈ」、ＡＮＤ論理回路１５５の出力は、
「Ｈ」となるので、イネーブル信号２５は「Ｈ」とな
る。したがって、減算器１５と距離検出部１６は、動作
状態となり、両アドレスの減算とアドレスの距離（差
分）の検出を実行する。
【００２１】さらに、読み出しアドレス２１が書き込み
アドレス２２に追いつき、読み出しアドレスが「４
０」、書き込みアドレスが「４７」となり、距離差が８
以内になると、距離検出部１６においてエラー状態と判
断し、イニシャライズ信号２３を送出し、読み出しアド
レス発生回路１１と書き込みアドレス発生回路１２を初
期状態へ戻す。また、アラーム信号２４を外部へ送出す
る。
アドレス２２に追いつき、読み出しアドレスが「４
０」、書き込みアドレスが「４７」となり、距離差が８
以内になると、距離検出部１６においてエラー状態と判
断し、イニシャライズ信号２３を送出し、読み出しアド
レス発生回路１１と書き込みアドレス発生回路１２を初
期状態へ戻す。また、アラーム信号２４を外部へ送出す
る。
【００２２】なお、上述した実施の形態において、上位
アドレス比較部１４を構成する論理回路は、図２に示す
構成に限定されることなく、入力に対して目的の出力を
出すものであれば、他の論理回路の組み合わせ構成によ
るものでもよい。
アドレス比較部１４を構成する論理回路は、図２に示す
構成に限定されることなく、入力に対して目的の出力を
出すものであれば、他の論理回路の組み合わせ構成によ
るものでもよい。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
読み出しアドレスと書き込みアドレスの接近を上位ビッ
トの一致／不一致で初期判断し、上位ビットが一致した
時点で、双方のアドレスの距離（差分）を検出し、初期
設定する回路を動作させるようにしたので、回路全体の
低消費電力化を図ることができるという利点が得られ
る。
読み出しアドレスと書き込みアドレスの接近を上位ビッ
トの一致／不一致で初期判断し、上位ビットが一致した
時点で、双方のアドレスの距離（差分）を検出し、初期
設定する回路を動作させるようにしたので、回路全体の
低消費電力化を図ることができるという利点が得られ
る。
【図１】 本発明の実施形態によるエラスティックスト
ア回路の構成を示すブロック図である。
ア回路の構成を示すブロック図である。
【図２】 上位アドレス比較部の構成および動作を説明
するための回路図である。
するための回路図である。
【図３】 従来のエラスティックストア回路の一例を示
すブロック図である。
すブロック図である。
【符号の説明】 １１ 読み出しアドレス発生回路 １２ 書き込みアドレス発生回路 １３ ２ポートメモリ １４ 上位アドレス比較部 １５ 減算器 １６ 距離検出部 ２１ 読み出しアドレス ２２ 書き込みアドレス ２３ イニシャライズ信号 ２４ アラーム信号 ２５ イネーブル信号 １４１，１４２ レジスタ １５２〜１５４ Ｅ−ＮＯＲ論理回路 １５５ ＡＮＤ論理回路
Claims (3)
- 【請求項１】 ２ポートメモリに対して供給される、読
み出しアドレスと書き込みアドレスの接近を検出し、接
近程度に応じて双方のアドレスを補正する補正手段を有
するメモリ制御回路において、 前記読み出しアドレスと前記書き込みアドレスとの上位
ビットを比較し、双方が一致するか否かを判断する上位
アドレス比較手段を具備し、 前記上位アドレス比較手段により、前記読み出しアドレ
スと前記書き込みアドレスとの上位ビットが一致した場
合、前記補正手段を動作させることを特徴とするメモリ
制御回路。 - 【請求項２】 前記上位アドレス比較手段は、 前記読み出しアドレスと前記書き込みアドレスを保持す
る保持手段と、 前記保持手段に保持された、前記読み出しアドレスと前
記書き込みアドレスのそれぞれ対応する上位ビットが一
致するか否かを判断する判断手段とを具備することを特
徴とする請求項１記載のメモリ制御回路。 - 【請求項３】 前記判断手段は、上位ビットを論理演算
することにより、一致／不一致に応じた出力を行う論理
演算素子であることを特徴とする請求項２記載のメモリ
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223259A JP3097672B2 (ja) | 1998-08-06 | 1998-08-06 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223259A JP3097672B2 (ja) | 1998-08-06 | 1998-08-06 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000059442A JP2000059442A (ja) | 2000-02-25 |
| JP3097672B2 true JP3097672B2 (ja) | 2000-10-10 |
Family
ID=16795310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10223259A Expired - Fee Related JP3097672B2 (ja) | 1998-08-06 | 1998-08-06 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097672B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783970A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | 停電検出回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4574426B2 (ja) * | 2005-04-21 | 2010-11-04 | キヤノン株式会社 | データ処理装置装置およびデータ処理方法 |
-
1998
- 1998-08-06 JP JP10223259A patent/JP3097672B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783970A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | 停電検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000059442A (ja) | 2000-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7376791B2 (en) | Memory access systems and methods for configuring ways as cache or directly addressable memory | |
| US7272775B2 (en) | Memory circuit comprising an error correcting code | |
| US7554354B2 (en) | Apparatus for controlling on-die termination of semiconductor memory and methods of controlling the same | |
| JP3097672B2 (ja) | メモリ制御回路 | |
| JP3598883B2 (ja) | エラスティックストア回路 | |
| US5867431A (en) | Memory device and method of controlling the same | |
| JP2550925B2 (ja) | エラスティックストア回路 | |
| US6201487B1 (en) | Error detecting circuit in a line length decoding system | |
| JP3556649B2 (ja) | メモリの異常動作検出回路，集積回路，及び異常動作検出方法 | |
| KR100338402B1 (ko) | 기억장치및그제어방법 | |
| JPH07250101A (ja) | エラスティックストア回路 | |
| JPH1063584A (ja) | キャッシュメモリシステム | |
| JP3443630B2 (ja) | ビット保護回路 | |
| US5375231A (en) | Control memory error correcting apparatus | |
| JPH06231007A (ja) | 計算機の不正アドレス検知回路 | |
| JP3216200B2 (ja) | データメモリ書き込み制御回路 | |
| KR200202060Y1 (ko) | 에러정정회로 | |
| JPH0689237A (ja) | メモリ制御システム | |
| JP2001325790A (ja) | エラスティックストア回路 | |
| KR20010087046A (ko) | 컴퓨터 시스템 | |
| JPH06139153A (ja) | メモリ制御システム | |
| JPH0520215A (ja) | 情報処理装置 | |
| JPH0535443A (ja) | バツフア管理方式 | |
| JPS606143B2 (ja) | 入力デ−タ状変検出回路 | |
| JPH0562488A (ja) | 読み出し専用メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |