KR20010087046A - 컴퓨터 시스템 - Google Patents

Abstract

본 발명은 컴퓨터 시스템에 있어서, 특히 에러 검출 여부에 따라 카운터 동작을 제어할 수 있도록 한 컴퓨터 시스템에 관한 것으로, 각각 M비트 값, N비트 값 및 D비트 값들을 사용하여 값 쓰기를 실행하는 마이크로 프로세서와, 외부에서 입력되는 클럭을 상기 M비트 값과 상기 N비트 값의 비율에 따라 출력시키는 카운터 블록과, 상기 마이크로 프로세서의 값 쓰기 실행에 따라, M비트 값을 저장하는 제1 레지스터와, (N-M)비트 값에 대한 2의 보수가 저장되는 제2 레지스터와, 상기 카운터 블록의 출력에 대한 듀티 사이클(duty cycle)을 결정하기 위한 비트 값이 저장되는 제3 레지스터를 포함하는 레지스터 블록과, 상기 제1 레지스터의 저장 값과 상기 제2 레지스터의 저장 값을 입력받아, 상기 입력된 M비트 값과 상기 제2 레지스터로부터 입력된 값에서 계산되는 N비트 값의 비율에 따라 제어신호를 출력시켜 상기 카운터 블록의 동작을 제어하는 에러 검출 블록으로 구성되는 컴퓨터 시스템에 관한 것이다.

Description

컴퓨터 시스템{computer system}

본 발명은 컴퓨터 시스템에 관한 것으로, 특히 에러 검출 여부에 따라 카운터 동작을 제어할 수 있도록 한 컴퓨터 시스템에 관한 것이다.

일반적으로 특정 컴퓨터 시스템에는 M/N 카운터가 사용된다. 이 M/N 카운터는 M값과 N값의 비율에 따라 출력이 달라지는 카운터로써, 이를 포함하는 컴퓨터 시스템 구성을 도 1에 나타내었다.

도 1은 종래에 M/N 카운터를 포함하는 컴퓨터 시스템의 일부 구성을 나타낸블록구성도이다.

도 1에 도시된 컴퓨터 시스템은, 마이크로 프로세서(10)와, 세 개의 레지스터(21,22,23)를 포함하는 레지스터 블록(20)과, 레지스터 블록(20)으로부터 N비트 값과 M비트 값을 전달받아 "(M/N)*입력클럭"을 출력시키는 카운터 블록(30)으로 구성된다.

여기서 레지스터 블록(20)은 중앙처리장치(Central Process Unit ; 이하, CPU 라 약칭함) 인터페이스와 프로그래머블 디바이드(programmable devide)를 수행하기 위한 비트 값들을 저장하는 세 개의 레지스터(21,22,23), 즉 D-레지스터(21)와 M-레지스터(22)와 N-레지스터(23)로 구성되며, 카운터 블록(30)은 누산기(accumulator)(31)와, 언사인드 비교기(unsigned comparator)(32)와, 전가산기(full adder)(33)로 구성된다.

특히 M-레지스터(22)에는 M비트 값이 저장되며, N-레지스터(23)에는 (N-M)비트 값에 대한 2의 보수가 저장된다. 또한 D-레지스터(21)에는 카운터 블록(30)의 출력에 대한 듀티 사이클(duty cycle)을 결정하는 비트 값이 저장되는데, 예로써 50%의 듀티 사이클 출력을 얻고자 할 경우에는 (N/2)비트 값이 저장된다. 이렇게 레지스터 블록(20)을 구성하는 세 레지스터들(21,22,23)의 저장 값들은 다음 식 1과 같은 관계를 갖는다.

M ＜ D ＜ (N-M)

상기한 식 1에서 M은 M-레지스터(22)의 저장 값이고, D는 D-레지스터(21)의저장 값이며, (N-M)는 N-레지스터(23)에 저장되어 있는 값이다.

각 레지스터(21,22,23)의 저장 값들은 마이크로 프로세서(10)가 각각 M비트 값, N비트 값, D비트 값을 사용하여 값을 쓰는 동작을 실행할 때, 인터페이스를 통해 저장된다. 이후 레지스터 블록(20)에서는 n비트수의 값과 m비트수의 값이 출력된다. 이 때 D-레지스터(21)에 저장된 값의 비트수와 N-레지스터(23)에 저장된 값의 비트수가 n비트수이며, M-레지스터(22)에 저장된 값의 비트수가 m비트수이다.

카운터 블록(30)의 누산기(31)는 외부에서 제공되는 입력클럭(input clock)에 따라 동작한다. 이 누산기(31)의 출력은 전가산기(33)로부터 제공되는 n비트 가산 값의 최상위비트(MSB : Most Significant Bit)에 의해 결정된다. 즉 전가산기(33)로부터 제공된 가산 값의 최상위비트가 "0"이면 누산기(31)는 전가산기(33)로부터 제공된 가산 값을 출력하고, 반면에 최상위 비트가 "1"이면 누산기(31)는 전가산기(33)로부터 제공된 가산 값에 M-레지스터(22)에 저장된 M비트 값을 합산한 값을 출력한다. 여기서 전가산기(33)의 동작은 N-레지스터(23)의 저장 값과 누산기(31)의 출력값을 더하는 것이다.

이후 카운터 블록(30)의 출력은 누산기(31)의 출력값 D-레지스터(21)에 저장된 값을 비교한 결과에 따른다.

즉 언사인드 비교기(32)는 누산기(31)의 출력과 D-레지스터(21)에 저장된 값을 비교하며, 최종적으로 카운터 블록(30)에서는 언사인드 비교기(32)에 의한 비교 결과에서 누산기(31)의 출력이 D-레지스터(21)의 저장 값보다 클 경우에 "1"의 비트 값 출력하고, 그 반대의 경우에는 "0"의 비트 값 출력한다.

이와 같이 종래에 M/N 카운터를 포함하는 컴퓨터 시스템은 레지스터 블록(20)을 구성하는 세 개의 레지스터(21,22,23) 값들을 변화시킴으로써 원하는 출력을 얻을 수 있었다. 예로써 마이크로 프로세서(10)가 각각 M비트 값, N비트 값, D비트 값 사용하여 값을 쓰는 동작을 실행할 때, M=1, N=2, D=1이고, 외부에서 제공되는 입력 클럭이 1㎒일 경우에 M/N 카운터의 출력은, 입력 클럭이 1/2 분주되어 500㎑가 출력된다.

그런데 이상에서 설명된 종래의 M/N 카운터를 포함하는 컴퓨터 시스템은 에러 발생의 가능성을 고려하지 않은 것으로, 상기 종래 시스템에서 에러가 발생할 경우 언사인드 비교기가 누산기의 출력과 D-레지스터에 저장된 값을 비교하지 않고, N-레지스터의 저장 값과 M-레지스터의 저장 값을 비교할 가능성이 있다. 이에 따라 "(M/N)*입력클럭"의 출력이 아닌 잘못된 값을 출력시킬 수 있다는 문제가 있다.

본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로, M/N 카운터를 포함하는 컴퓨터 시스템의 에러 발생의 가능성을 고려하여 시스템의 에러 발생 여부를 검출하고, 그 검출 여부에 따라 M/N 카운터의 동작을 제어하는 컴퓨터 시스템을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 컴퓨터 시스템의 특징은, 각각 M비트 값, N비트 값 및 D비트 값들을 사용하여 값 쓰기를 실행하는 마이크로 프로세서와, 외부에서 입력되는 클럭을 상기 M비트 값과 상기 N비트 값의 비율에 따라출력시키는 카운터 블록과, 상기 마이크로 프로세서의 값 쓰기 실행에 따라, M비트 값을 저장하는 제1 레지스터와, (N-M)비트 값에 대한 2의 보수가 저장되는 제2 레지스터와, 상기 카운터 블록의 출력에 대한 듀티 사이클(duty cycle)을 결정하기 위한 비트 값이 저장되는 제3 레지스터를 포함하는 레지스터 블록과, 상기 제1 레지스터의 저장 값과 상기 제2 레지스터의 저장 값을 입력받아, 상기 입력된 M비트 값과 상기 제2 레지스터로부터 입력된 값에서 계산되는 N비트 값의 비율에 따라 제어신호를 출력시켜 상기 카운터 블록의 동작을 제어하는 에러 검출 블록으로 구성된다.

바람직하게는, 상기 에러 검출 블록이 상기 제2 레지스터로부터 입력된 값에 2의 보수를 취하고, 그 보수를 취한 값에 상기 제1 레지스터로부터 입력된 값을 합하여 상기 N비트값을 계산하는 계산부와, 상기 계산부에서 계산된 N비트 값과 상기 제1 레지스터로부터 입력된 값의 비율에 따라, 서로 다른 값의 제어신호를 출력시키는 비교부로 구성되며, 특히 상기 비교부는 상기 계산부에서 계산된 N비트 값과 상기 제1 레지스터로부터 입력된 값의 비율(M/N)이 1/2보다 클 경우에, 상기 카운터 블록을 디스에이블(Disable) 시키기 위한 제어신호를 출력시키고, 상기 계산부에서 계산된 N비트 값과 상기 제1 레지스터로부터 입력된 값의 비율(M/N)이 1/2보다 작거나 같을 경우에, 상기 카운터 블록을 인에이블(Enable) 시키기 위한 제어신호를 출력시킨다.

또한 상기 카운터 블록을 디스에이블 시키기 위한 제어신호 값은 인터럽트(interrupt)를 위해 상기 레지스터 블록에 인가되며, 그에 따라 상기 레지스터 블록의 각 레지스터에는 새로운 값들이 씌여진다.

도 1은 종래에 M/N 카운터를 포함하는 컴퓨터 시스템의 일부 구성을 나타낸 블록구성도.

도 2는 본 발명에 따른 M/N 카운터를 포함하는 컴퓨터 시스템의 일부 구성을 나타낸 블록구성도.

*도면의 주요부분에 대한 부호의 설명*

100 : 마이크로 프로세서 200 : 레지스터 블록

300 : 카운터 블록 400 : 에러 검출 블록

이하 본 발명에 따른 컴퓨터 시스템에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.

도 2는 본 발명의 M/N 카운터를 포함하는 컴퓨터 시스템의 일부 구성을 나타낸 블록구성도이다.

도 2에 도시된 컴퓨터 시스템은, 종래와 유사하게 마이크로 프로세서(100)와, 세 개의 레지스터(210,220,230)를 포함하는 레지스터 블록(200)과, 레지스터 블록(200)으로부터 N비트 값과 M비트 값을 전달받아 "(M/N)*입력클럭"을 출력시키는 카운터 블록(300)으로 구성된다.

여기서 레지스터 블록(200)은 CPU 인터페이스와 프로그래머블 디바이드(programmable devide)를 수행하기 위한 비트 값들을 저장하는 세 개의 레지스터(21O,220,23O), 즉 D-레지스터(210)와 M-레지스터(220)와 N-레지스터(230)로 구성되며, 카운터 블록(300)은 누산기(accumulator)(310)와, 언사인드 비교기(unsigned comparator)(320)와, 전가산기(full adder)(330)로 구성된다.

상기의 구성은 종래의 시스템 구성과 동일한 것이다. 그러나 본 발명에서는 상기 구성에 레지스터 블록(200)으로부터 M-레지스터(220)의 저장 값과 N-레지스터(230)의 저장 값을 비교하여 에러를 검출하는 에러 검출 블록(400)이 더 구비되며, 이 에러 검출 블록(400)은 비교부(410)와 계산부(420)를 포함하여 구성된다.

M-레지스터(220)에는 M비트 값이 저장되며, N-레지스터(230)에는 (N-M)비트 값에 대한 2의 보수가 저장된다. 또한 D-레지스터(210)에는 카운터 블록(300)의 출력에 대한 듀티 사이클(duty cycle)을 결정하는 비트 값이 저장되는데, 예로써 50%의 듀티 사이클 출력을 얻고자 할 경우에는 (N/2)비트 값이 저장된다. 이렇게 레지스터 블록(200)을 구성하는 세 레지스터들(210,220,230)의 저장 값들은 종래와 동일하게 상기한 식 1의 관계를 갖는다.

각 레지스터(210,220,230)의 저장 값들은 마이크로 프로세서(100)가 각각 M비트 값, N비트 값, D비트 값을 사용하여 값을 쓰는 동작을 실행할 때, 인터페이스를 통해 저장된다.

이후 레지스터 블록(200)에서는 n비트수의 값과 m비트수의 값이 출력된다. 이 때 D-레지스터(210)에 저장된 값의 비트수와 N-레지스터(230)에 저장된 값의 비트수가 n비트수이며, M-레지스터(220)에 저장된 값의 비트수가 m비트수이다.

카운터 블록(300)의 누산기(310)는 외부에서 제공되는 입력클럭(input clock)에 따라 동작한다. 이 누산기(310)의 출력은 전가산기(330)로부터 제공되는 n비트 가산 값의 최상위비트(MSB : Most Significant Bit)에 의해 결정된다. 즉 전가산기(330)로부터 제공된 가산 값의 최상위비트가 "0"이면 누산기(310)는 전가산기(330)로부터 제공된 가산 값을 출력하고, 반면에 최상위 비트가 "1"이면 누산기(310)는 전가산기(330)로부터 제공된 가산 값에 M-레지스터(220)에 저장된 M비트 값을 합산한 값을 출력한다. 여기서 전가산기(330)의 동작은 N-레지스터(230)의 저장 값과 누산기(310)의 출력값을 더하는 것이다.

이후 카운터 블록(300)의 출력은 누산기(310)의 출력값 D-레지스터(210)에 저장된 값을 비교한 결과에 따른다.

즉 언사인드 비교기(320)는 누산기(310)의 출력과 D-레지스터(210)에 저장된 값을 비교하며, 최종적으로 카운터 블록(300)에서는 언사인드 비교기(320)에 의한 비교 결과에서 누산기(310)의 출력이 D-레지스터(210)의 저장 값보다 클 경우에 "1"의 비트 값 출력하고, 그 반대의 경우에는 "0"의 비트 값 출력한다.

이와 같이 본 발명의 M/N 카운터를 포함하는 컴퓨터 시스템에서도 레지스터 블록(200)을 구성하는 세 개의 레지스터(210,220,230) 값들을 변화시킴으로써 원하는 출력을 얻을 수 있다. 이의 동작 예로써 마이크로 프로세서(100)가 각각 M비트 값, N비트 값, D비트 값 사용하여 값을 쓰는 동작을 실행할 때, M=1, N=2, D=1이고, 외부에서 제공되는 입력 클럭이 1㎒일 경우에 M/N 카운터의 출력은, 입력 클럭이 1/2 분주되어 500㎑가 출력된다.

이상에서 설명된 본 발명의 M/N 카운터를 포함하는 컴퓨터 시스템은 정상적인 경우에 종래와 동일하게 동작한다. 그러나 본 발명에서는 에러 발생의 가능성을 고려한다. 즉 하드웨어적으로 에러 검출 블록(400)이 더 추가되어 카운터 블록(300)의 동작을 제어한다.

에러 검출 블록(400)은 레지스터 블록(200)으로부터 M-레지스터(220)의 저장 값과 N-레지스터(230)의 저장 값을 전달받아, 그들을 비교한다.

이를 보다 상세히 설명하면, 일단 에러 검출 블록(400)은 M-레지스터(220) 및 N-레지스터(230)의 저장 값을 전달받는다. 이후 에러 검출 블록(400)의계산부(420)는 N-레지스터(230)의 저장 값에 2의 보수를 취한 값(X)하고, M/N 카운터 출력을 위한 N비트 값을 다음 식 2에 의해 계산한다.

N = X + M

이후 비교부(410)는 상기한 식 2에 의해 계산된 N비트 값과 M-레지스터(220)로부터 전달된 M비트 값의 비율에 따라 서로 다른 값을 출력시킨다. 이에 대해 보다 상세히 설명하면, 그 비율값 M/N이 1/2보다 클 경우에 에러 검출 블록(400)에서는 인에이블(Enable) 신호로 "1"의 값이 출력되며, 반면에 M/N이 1/2보다 작거나 같을 경우에는 "0"의 값이 출력된다.

그 인에이블 신호가 "0"이 출력되는 경우에는 카운터 블록(300)의 동작이 인에이블(Enable) 되며, 반면에 그 인에이블 신호로 "1"이 출력되는 경우에는 카운터 블록(300)의 동작이 디스에이블(Disable) 된다. 동시에 인에이블 신호로써 "1"의 값은 인터럽트(interrupt)를 위해 레지스터 블록(200)에 인가되며, 이에 따라 레지스터 블록(200)은 각 레지스터(210,220,230)에는 새로운 값들이 씌여진다.

이상에서 설명한 바와 같이 본 발명에 따른 컴퓨터 시스템에서는, 에러 검출 블록을 추가로 구비하고, 그 에러 검출 블록의 출력값을 카운터 블록의 인에이블 신호로 사용함으로써, 컴퓨터 시스템에 에러가 검출될 경우에 카운터 블록의 동작을 제어할 수 있다.

또한 컴퓨터 시스템의 에러 검출 여부에 따라 카운터 블록의 동작을 디스에이블 시킬 수 있기 때문에, 소비되는 전력을 감소시킬 수 있다.

Claims (3)

1. 각각 M비트 값, N비트 값 및 D비트 값들을 사용하여 값 쓰기를 실행하는 마이크로 프로세서와;

   외부에서 입력되는 클럭을 상기 M비트 값과 상기 N비트 값의 비율에 따라 출력시키는 카운터 블록과;

   상기 마이크로 프로세서의 값 쓰기 실행에 따라, M비트 값을 저장하는 제1 레지스터와, (N-M)비트 값에 대한 2의 보수가 저장되는 제2 레지스터와, 상기 카운터 블록의 출력에 대한 듀티 사이클(duty cycle)을 결정하기 위한 비트 값이 저장되는 제3 레지스터를 포함하는 레지스터 블록과;

   상기 제1 레지스터의 저장 값과 상기 제2 레지스터의 저장 값을 입력받아, 상기 입력된 M비트 값과 상기 제2 레지스터로부터 입력된 값에서 계산되는 N비트 값의 비율에 따라 제어신호를 출력시켜 상기 카운터 블록의 동작을 제어하는 에러 검출 블록으로 구성되는 것을 특징으로 하는 컴퓨터 시스템.
2. 제 1 항에 있어서, 상기 에러 검출 블록은,

   상기 제2 레지스터로부터 입력된 값에 2의 보수를 취하고, 그 보수를 취한 값에 상기 제1 레지스터로부터 입력된 값을 합하여 상기 N비트값을 계산하는 계산부와,

   상기 계산부에서 계산된 N비트 값과 상기 제1 레지스터로부터 입력된 값의비율에 따라, 서로 다른 값의 제어신호를 출력시키는 비교부로 구성되는 것을 특징으로 하는 컴퓨터 시스템.
3. 제 2 항에 있어서, 상기 비교부는

   상기 계산부에서 계산된 N비트 값과 상기 제1 레지스터로부터 입력된 값의 비율(M/N)이 1/2보다 클 경우에, 상기 카운터 블록을 디스에이블(Disable) 시키기 위한 제어신호를 출력시키고,

   상기 계산부에서 계산된 N비트 값과 상기 제1 레지스터로부터 입력된 값의 비율(M/N)이 1/2보다 작거나 같을 경우에, 상기 카운터 블록을 인에이블(Enable) 시키기 위한 제어신호를 출력시키는 것을 특징으로 하는 컴퓨터 시스템.