JP2550925B2 - エラスティックストア回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２ポートメモリを使用
したエラスティックストア回路に関し、特に第１のポー
ト側から書き込んだデータを第２のポート側から読み出
す際に書き込みアドレスと読み出しアドレスとの差が所
定値以内に接近した場合に両アドレスの差を補正するエ
ラスティックストア回路に関する。

【０００２】

【従来の技術】デジタルデータ伝送システムにおいて
は、データの速度変換または遅延調整等を行うためにエ
ラスティックメモリ回路が用いられている。近年は、デ
ジタルデータ伝送システムの高速化及び高機能化に伴
い、このエラスティックメモリ回路においても、高速
化，高機能化が要求されている。このため、入出力ポー
トがそれぞれ独立した２ポートメモリを用いたエラステ
ィックメモリ回路が使用されつつある。

【０００３】このようなエラスティックメモリ回路は、
第１のポートからのデータ書き込み時と第２のポートか
らのデータの読み出し時とはそれぞれ独立した別個のク
ロック信号により動作する。このため、各クロック信号
の位相のずれに起因する書き込みアドレスに対する読み
出しアドレスの接近を事前に検出して、読み出しアドレ
スが書き込みアドレスを追い越さないように補正してい
る。図４は、このようなエラスティックメモリ回路に対
してデータの書き込み及び読み出しを行う従来のエラス
ティックストア回路の一例を示す図である。

【０００４】同図において、１１は２ポートメモリ１３
の図示しない出力ポートから出力されるデータの読み出
しアドレスａを発生する読み出しアドレス発生回路、１
２は２ポートメモリ１３の図示しない入力ポートから入
力されるデータの書き込みアドレスｂを発生する書き込
みアドレス発生回路である。そして読み出しアドレス発
生回路１１及び書き込みアドレス発生回路１２は、２ポ
ートメモリ１３に接続されると共に、減算器３１に接続
されている。減算器３１は、２ポートメモリ１３に対し
て出力される上述の読み出しアドレスａ及び書き込みア
ドレスｂをそれぞれモニタして、読み出し及び書き込み
の各アドレス値を減算し、両アドレスの差（距離差）を
算出している。この減算器３１の算出結果は距離検出部
３２へ伝達され、距離検出部３２では、両アドレスの距
離が規定値に達したことを検出すると、イニシャライズ
信号ｃを読み出してアドレス発生回路１１及び書き込み
アドレス発生回路１２へ送出し、各回路１１，１２を初
期状態に設定する。

【０００５】そして、読み出しアドレス発生回路１１及
び書き込みアドレス発生回路１２が初期状態に設定され
ると、各回路１１，１２では、各回路１１，１２から各
々発生する読み出しアドレスａ及び書き込みアドレスｂ
の距離差が最大値となるように各アドレスを設定する。
また、このとき距離検出部３２は、アラーム信号ｄを図
示しないアラーム受信部へ出力して両アドレスの距離の
差が接近したことと、初期設定が行われたこととを通知
する。

【０００６】

【発明が解決しようとする課題】このように従来のエラ
スティックストア回路では、減算器３１を備えて読み出
しアドレス及び書き込みアドレスという２つのアドレス
からこれらの距離差を求めると共に、距離検出部３２を
備えてその差が規定値以内か否かを判断するようにして
おり、２つのアドレスの蓄積，演算及び比較等が必要で
あることから、回路の規模が大きくなるという欠点があ
った。したがって本発明は、簡単な回路構成により、読
み出し及び書き込みの各アドレスの距離差が規定値以内
であるか否かを判断し、かつ距離差が規定値以内であれ
ばイニシャライズ信号及びアラーム信号を発生すること
を目的とする。

【０００７】

【課題を解決するための手段】このような課題を解決す
るために本発明は、２ポートメモリと、２ポートメモリ
に対し一方のポートを介してデータを書き込むための書
き込みアドレスを発生する第１のアドレス発生手段と、
２ポートメモリに対し他方のポートからデータを読み出
すための読み出しアドレスを発生する第２のアドレス発
生手段とを設けて、書き込みアドレスと読み出しアドレ
スとの差が規定値以内に接近した場合に両アドレスの差
を補正するエラスティックストア回路において、書き込
みアドレスと読み出しアドレスとの差を示す上記規定値
を書き込みアドレスの下位ビットで表す一定範囲の第１
の規定値として設定する設定手段と、第１の規定値を含
まない基準書き込みアドレス及び書き込みアドレスの各
上位ビットの一致を判定する第１の判定手段と、第１の
規定値の中間値を上記読み出しアドレスの下位ビットと
して設定した基準読み出しアドレスと読み出しアドレス
との一致を判定する第２の判定手段と、第１及び第２の
判定手段の各判定出力が一致した場合に第１及び第２の
アドレス発生手段のアドレス差を補正する補正手段とを
設けたものである。また、第１の判定手段，第２の判定
手段及び補正手段をアンド回路により構成したものであ
る。

【０００８】

【作用】第１及び第２のアドレス発生手段がそれぞれ発
生する書き込みアドレス及び読み出しアドレスのアドレ
ス差は書き込みアドレスの下位ビットで表す一定範囲の
第１の規定値として設定され、第１の規定値を含まない
基準書き込みアドレス及び書き込みアドレスの各上位ビ
ットの一致が判定されると共に、第１の規定値の中間値
が上記読み出しアドレスの下位ビットとして設定された
基準読み出しアドレスと読み出しアドレスとの一致が判
定され、各判定出力が一致した場合に第１及び第２のア
ドレス発生手段のアドレス差が補正される。また、第１
の判定手段，第２の判定手段及び補正手段はアンド回路
で構成される。

【０００９】

【実施例】以下、本発明について図面を参照して説明す
る。図１は本発明に係るエラスティックストア回路の一
実施例を示すブロック図である。図１において、図４に
示す従来のエラスティックストア回路と同等部分は同一
符号を付してその説明を省略する。即ち、本実施例回路
は、従来のエラスティックストア回路の減算器３１及び
距離検出部３２の代わりに、読み出しアドレスデコード
部１４及び書き込みアドレスデコード部１５を設けたも
のである。

【００１０】ところで、読み出しアドレスデコード部１
４には、予め基準となる読み出しアドレスが設定されて
おり、読み出しアドレス発生回路１１が２ポートメモリ
１３に対して送出する読み出しアドレスａを常時モニタ
し、この読み出しアドレスａが予め設定されている基準
読み出しアドレスと一致した場合に出力信号を発生する
ものである。また、書き込みアドレスデコード部１５で
は、基準書き込みアドレスとして、予め基準となるアド
レスの幅を書き込みアドレスｂの下位ビットで表す一
方、この下位ビットを含まない上位ビットが設定されて
いる。そして書き込みアドレス発生回路１２が２ポート
メモリ１３に対して送出する書き込みアドレスｂの上位
ビットを常時モニタし、この上位ビットが予め設定され
ている基準書き込みアドレスと一致すると出力信号を発
生するものである。

【００１１】ところで、書き込みアドレスデコード部１
５はアンド回路１５２とアンド回路１５３とから構成さ
れている。ここでアンド回路１５２の各入力端子に対し
て、上述の書き込みアドレス発生回路１２からの書き込
みアドレスｂの上位ビットと、基準書き込みアドレスで
ある規定値とが入力されると共に、アンド回路１５２の
出力は、アンド回路１５３の第１の入力端子に接続さ
れ、かつアンド回路１５３の第２の入力端子には読み出
しアドレスデコード部１４の出力が接続されている。そ
して、アンド回路１５３の出力としては、読み出しアド
レス発生回路１１及び書き込みアドレス発生回路１２に
対しイニシャライズ信号ｃが送出され、また、図示しな
いアラーム受信部に対しアラーム信号ｄが送出される。

【００１２】次に、以上のように構成された本実施例回
路の詳細な動作を説明する。ここで一例として、２ポー
トメモリ１３のアドレスを「０」〜「１２７」とし、イ
ニシャライズを行う読み出しアドレスａと書き込みアド
レスｂとの距離差を「−７」〜「＋８」とする。まず、
初期状態においては、例えば読み出しアドレス発生回路
１１の読み出しアドレスａが「０」番地、書き込みアド
レス発生回路１２の書き込みアドレスｂが「６４」番地
となるように両アドレスの差を最大距離に設定する。ま
た、書き込みアドレスデコード部１５に設定する基準と
なる連続した複数のアドレスを、下位ビットが「００
０」〜「１１１」となるように「８０」〜「９５」番地
とすると、読み出しアドレスデコード部１４に設定する
基準読み出しアドレスは、「９５」番地から「−７」、
「８０」番地から「＋８」の距離差となるように設定す
る。

【００１３】このように、基準アドレスは、各エラステ
ィックストア回路における読み出しと書き込みとの位相
差により両アドレスが接近するであろうアドレスを予測
して設定する。図２は、読み出しアドレスデコード部１
４及び書き込みアドレスデコード部１５の要部を示すブ
ロック図である。同図に示すように、読み出しアドレス
デコード部１４及び書き込みアドレスデコード部１５に
おいては、読み出しアドレス発生回路１１及び書き込み
アドレス発生回路１２が各々発生する読み出しアドレス
ａ及び書き込みアドレスｂを取り込む７ビット構成（２
ポートメモリ１３のアドレスは０〜１２７番地であるた
め）のレジスタ１４１及びレジスタ１５１が設けられて
いる。

【００１４】読み出しアドレスデコード部１４では、全
入力「１」を設定したアンド回路１４２により、レジス
タ１４１に取り込まれた読み出しアドレスａが「１０１
１０００」である「８８」番地のときのみ出力が「１」
となる。一方、書き込みアドレスデコード部１５では、
レジスタ１５１に取り込まれた書き込みアドレスｂが
「８０」〜「９５」番地の何れかであれば、アドレスを
構成する７ビット中、上位ビットが「１０１」となり、
アンド回路１５２の出力として「１」が出力される。そ
してこのとき、読み出しアドレスデコード部１４の出力
が「１」であれば、アンド回路１５３から「１」がイニ
シャライズ信号ｃとして出力される。なお、このような
読み出しアドレスデコード部１４及び書き込みアドレス
デコード部１５を構成する論理回路は上述の論理回路に
限定されず、他の論理回路の組み合わせにより構成して
も良い。

【００１５】図３は、上述した各論理回路の出力タイミ
ングを示すタイミングチャートである。図３に示すよう
に、アンド回路１５３の第１の入力端子への入力信号と
第２の入力端子への入力信号との時間的な変化は、第２
の入力端子には読み出しアドレスａが「８８」番地の時
に出力される１パルスが、また第１の入力端子には書き
込みアドレスｂの上位３ビットが「１０１」のとき、つ
まりアドレスが「８０」〜「９５」番地のときに連続し
たパルスがアンド回路１５２から出力される。ここで、
初期状態においては、読み出しアドレスａ及び書き込み
アドレスｂの各アドレスの距離差は最大になるように設
定されているため、アンド回路１５２からの出力パルス
と、読み出しアドレスデコード部１４内のアンド回路１
４２からの出力パルスとは時間的に一致しない。

【００１６】その後、書き込み及び読み出しの各動作が
繰り返されてくると、各動作の基になる各クロック信号
の位相差により、書き込み及び読み出しの各アドレスの
距離差は変化し、その距離差が基準読み出しアドレスの
時間位置において「−７」〜「＋８」番地以内になった
場合は、アンド回路１５３の第１の入力端子と第２の入
力端子とへ入力されるパルスが時間的に一致してアンド
回路１５３から１パルスが出力され、イニシャライズ信
号ｃとして出力される。

【００１７】なお、書き込み及び読み出しの両アドレス
の距離差の接近の判定は、２ポートメモリ１３の「０」
番地から「１２７」番地までの書き込み及び読み出し動
作の１周期に１回しか行われないので、接近の判定用に
設定されたアドレスを通過した後で、基準距離差以内に
接近してしまう可能性がある。このため、本実施例で
は、このことを考慮して、次の周期の判定までに読み出
しアドレスａが書き込みアドレスｂを追い越さない範囲
の基準距離差を、クロック信号の位相差および２ポート
メモリ１３のメモリ容量から予め設定するようにする。

【００１８】このようにして、アンド回路１５３から出
力されるパルスにより、読み出しアドレスａと書き込み
アドレスｂとが規定された距離差以内に接近したと判断
できるため、このパルスをイニシャライズ信号ｃとして
読み出しアドレス発生回路１１及び書き込みアドレス発
生回路１２に出力して、読み出し及び書き込みの各アド
レスを距離差が最大となる初期状態に戻す。また、アン
ド回路１５３の出力パルスはこのイニシャライズ信号ｃ
の他にも、両アドレスの接近が発生して初期設定が行わ
れたことをアラーム受信部に通知するアラーム信号ｄと
しても用いることができる。

【００１９】このように、基準となる規定値以内の書き
込みアドレスに対して、その書き込みアドレスの中間の
値を読み出してアドレスとして設定すると共に、モニタ
しているアドレスとその設定アドレスとの一致・不一致
の判定回路と、両アドレスの一致状態の時間的接近を判
定する論理回路とを設けて、読み出しアドレスと書き込
みアドレスの接近を判断し、読み出し及び書き込みの各
発生回路を初期設定するようにしたので、簡単な回路に
よりエラスティックストア回路を構成することができ
る。

【００２０】

【発明の効果】以上説明したように本発明によれば、第
１及び第２のアドレス発生手段がそれぞれ発生する書き
込みアドレス及び読み出しアドレスのアドレス差を書き
込みアドレスの下位ビットで表す一定範囲の第１の規定
値として設定し、第１の判定手段は第１の規定値を含ま
ない基準書き込みアドレス及び書き込みアドレスの各上
位ビットの一致を判定する一方、第２の判定手段は第１
の規定値の中間値が上記読み出しアドレスの下位ビット
として設定された基準読み出しアドレスと読み出しアド
レスとの一致を判定し、補正手段は各判定出力が一致し
た場合に第１及び第２のアドレス発生手段のアドレス差
を補正するようにしたので、読み出し及び書き込みの各
アドレスの距離差が規定値以内に接近したことを簡単な
構成で容易に判断することができ、かつ距離差が規定値
以内であればイニシャライズ信号を送出して各アドレス
発生手段のアドレス差を例えば初期値に補正できると共
に、この旨をアラーム信号により報知することも可能に
なる。また、第１の判定手段，第２の判定手段及び補正
手段はアンド回路で構成されるため、回路構成がより簡
略化される。

【図面の簡単な説明】

【図１】 本発明に係るエラスティックストア回路の一
実施例を示すブロック図である。

【図２】 上記実施例回路の要部を示すブロック図であ
る。

【図３】 上記実施例回路の要部動作を示すタイミング
チャートである。

【図４】 従来回路の構成を示すブロック図である。

【符号の説明】

１１…読み出しアドレス発生回路、１２…書き込みアド
レス発生回路、１３…２ポートメモリ、１４…読み出し
アドレスデコード部、１５…書き込みアドレスデコード
部、１４１，１５１…レジスタ、１４２，１５２，１５
３…アンド回路、ａ…読み出しアドレス、ｂ…書き込み
アドレス、ｃ…イニシャライズ信号、ｄ…アラーム信
号。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ２ポートメモリと、２ポートメモリに対
   し一方のポートを介してデータを書き込むための書き込
   みアドレスを発生する第１のアドレス発生手段と、２ポ
   ートメモリに対し他方のポートからデータを読み出すた
   めの読み出しアドレスを発生する第２のアドレス発生手
   段とを備え、書き込みアドレスと読み出しアドレスとの
   差が規定値以内に接近した場合に両アドレスの差を補正
   するエラスティックストア回路において、 書き込みアドレスと読み出しアドレスとの差を示す前記
   規定値を書き込みアドレスの下位ビットで表す一定範囲
   の第１の規定値として設定する設定手段と、第１の規定
   値を含まない基準書き込みアドレス及び書き込みアドレ
   スの各上位ビットの一致を判定する第１の判定手段と、
   前記第１の規定値の中間値を前記読み出しアドレスの下
   位ビットとして設定した基準読み出しアドレスと読み出
   しアドレスとの一致を判定する第２の判定手段と、前記
   第１及び第２の判定手段の各判定出力が一致した場合に
   第１及び第２のアドレス発生手段のアドレス差を補正す
   る補正手段とを設けたことを特徴とするエラスティック
   ストア回路。
2. 【請求項２】 請求項１記載のエラスティックストア回
   路において、 前記第１の判定手段，第２の判定手段及び補正手段をア
   ンド回路により構成したことを特徴とするエラスティッ
   クストア回路。