SU1481779A1 - Устройство дл сопр жени процессора с пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  повышение производительности интерфейса за счет повышени  скорости магистрального обмена между процессором и модулем пам ти. Цель достигаетс  тем, что в устройство, содержащее два блока приемопередатчиков, два блока усилителей, блок управлени  асинхронным режимом канала, блок формировани  кода операции над байтами данных, дешифратор адреса пам ти, блок выбора модул  пам ти, коммутатор пам ти асинхронного режима св зи, введены блок управлени  синхронным режимом канала, коммутатор пам ти синхронного режима св зи и блок элементов ИЛИ. УСТРОЙСТВО ОБЕСПЕЧИВАЕТ ДИНАМИЧЕСКИЙ ВЫБОР РЕЖИМА ОБМЕНА ПРИ УНИФИЦИРОВАННОМ ЦИКЛЕ АДРЕСНОГО ОБРАЩЕНИЯ. ЭФФЕКТ ДОСТИГАЕТСЯ ЗА СЧЕТ РЕАЛИЗАЦИИ СИНХРООБМЕНА МЕЖДУ ПРОЦЕССОРОМ И МОДУЛЕМ ПАМЯТИ ПРИ СОХРАНЕНИИ СТАНДАРТНОГО ПРОТОКОЛА ОБМЕНА Q -ШИНЫ В СЛУЧАЕ СВЯЗИ ПРОЦЕССОРА С ДРУГИМИ И МЕЖДУ ДРУГИМИ МОДУЛЯМИ СИСТЕМЫ. 1 З.П.Ф-ЛЫ, 18 ИЛ.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении ЭВМ с магистральной структурой межмодульных св зей .

Целью изобретени   вл етс  повышение производительности устройства.

На фиг.1 приведена структурна  схема межмодульного интерфейса процессора и пам ти; на фиг.2 - структурна  схема процессора в части, св занной с реализацией интерфейсного обмена на фиг.З - функциональные схемы блоков входных и выходных интерфейсных регистров процессора, блоков формировани  сигналов управлени  к ним, а также блока формировани  управл ющих сигналов приема-передачи данных; на фиг.4 - функциональные схемы блока досто нной пам ти, регистра микрокоманд процессора, генератора импульсов и блока формировани  кода операции обмена; на фиг.З - функциональные схемы блоков управлени  асинхронным и синхронным режимами канала i на фиг.6 и 7 - функциональные схемы блоков приемопередатчиков и блоков усилени ; на фиг.8 - функциональные схемы блока формировани  кода операции над байтами данных, ком3

оо

Ј

3148

мутаторов пам ти асинхронного и синхронного режимов св зи, блока элементов ИЛИ1, на фиг. 9 - функциональные схемы блока выбора модул  пам ти,дешифратора адреса и модул  пам ти ,на фиг. 1 U - обобщенные алгоритмы выполнени  процессором операций обмена1, на фиг,11 и 12 - стандартные временные диаграммы операций обмена в Q-шине соответственно ввода и вывода , на фиг. 13 и 14 - временные диаграммы реализации процессором в канале операций синхронного чтени  и записи, на фиг.15 - временные диаграммы синхросигналов генератора импульсов дл  двух циклов микрокоманды различной длительности, на фиг.16 - логическа  схема алгоритма управл ющего автомата блока управлени  асинхронным режимом канала, на фиг. 17 - временные диаграммы операций чтени  и записи дл  микросхем ОЗУ 541РУ1, на фиг.18 - временные диаграммы реализации процессором операций асинхронного обмена .

Устройство содержит (фиг.1) первый блок 1 приемопередатчиков, канальный вход/выход которого подсоединен к шестнадцати сигнальным лини м информационной под пины 2 канала, а информационный вход/выход через внутреннюю шину 3 данных соедин етс  с соответствующим входом/выходом процессора 4. Процессор 4 через линию (подтипу ) 5 управлени  приемопередатчиков , линию (подтипу) 6 управлени  асинхронным режимом канала управл ющей шины 7 соедин етс  соответственно с блоком 1 приемопередатчиков и блоком 8 управлени  асинхронным режимом канала, а через линию (подшину) 9 кода операции обмена шины 7 с блоком 8 управлени  асинхронным и блоком 10 управлени  синхронным режимами канала . Блок 8 управлени  асинхронным режимом канала соединен с процессором 4 шиной 11 св зи с процессором,сигнальными лини ми 12-15 управл ющих сигналов асинхронного обмена канала: Ввод, Вывод, Байт, СИА с передатчиками СИП 16 с приемником первого блока 17 усилени , канальный вход/выход которого подсоединен к п ти сигнальным лини м подшины 18 уп- .равл ющих сигналов канала. Блок 10 управлени  синхронным режимом канала через сигнальную линию СИА 15 св зан с соответствующим выходом бло779 4

ка 8, через сигнальную линию СИП 16 с выходом приемника соответствующего канального сигнала блока 17, сигнальной линией 19 идентификации операции синхрообмена в канале с соответствующими входами процессора 4 и блока 8. Второй блок 20 приемопередатчиков канальным входом/выходом

Q подсоединен к шестнадцати сигнальным лини м информационной подшины 2 канала , информационным входом через шину 21 данных соединен с выходом блока (модул ) 22 пам ти, а выходом

5 через шину 23 адреса/данных, через 1 подшину 24 младшего разр да и через подшину 25 старших разр дов шины 23 блок 20 соединен с входами модул  22 пам ти, блока 26 формировани  ко0 Да операции над байтами данных и де- пмфратора 27 адреса пам ти. Блок 26 формировани  кода операции над байтами данных сигнальной линией Пбайт 28 идентификации байтного типа опера5 ции св зан с выходом соответствующего

приемника второго блока 29 усилени , а сигнальными лини ми кода операции над младшим байтом 30 и старшим байтом 31 соединен с соответствующими

0 входами коммутатора (контроллера) 32 пам ти асинхронного и коммутатора (контроллера) 33 пам ти синхронного режимов св зи. Второй блок 29 усилени , канальный вход-выход которого подсоединен к п ти сигнальным лини м подшины 18 управл ющих сигналов канала , соедин етс  сигнальными лини ми 34 и 35 управл ющих сигналов асинхронного обмена Пввод, Пвывод

5

с соответствующими входами контроллера 32 пам ти асинхронного режима св зи, а ПСИА 36 с блоком 26, блоком 37 выбора модул  пам ти, контроллером 33 и модулем 22 пам ти. Дешифратор 27 адреса пам ти сигнальной линией 38 идентификации адреса пам ти соедин етс  с соответствующими входами контроллера 33 и блока 37, выход которого сигнальной линией 39 выбора модул  соединен с соответствующими

входами модул  22 пам ти и контроллера 32. Контроллер 33 пам ти синхронного режима св зи двум  сигнальными лини ми кода операции синхронного обмена: чтени  40 и записи 41

соединен с соответствующими выходами фблока 10, а четырьм  сигнальными лини ми управлени  синхрообменом: синхронной записи младшего байта 42

синхронной записи старшего байта A3, выбора направлени  синхронной передачи данных 44 и ответного сигнала /синхронизированного обмена 45 с первыми входами элементов ИЛИ блока 46 элементов ИЛИ, вторые входы которых сигнальными лини ми асинхронной записи младшего байта 47, асинхронной записи старшего байта 48, выбора направлени  асинхронной передачи данных 49 и синхросигнала пассивного устройства 50 соедин етс  с выходами контроллера 32, а выходы соединены сигнальными лини ми записи младшего байта 51 записи старшего байта 52 с соответствующими входами модул  22 пам ти, линией 53 выбора направлени  передачи данных с блоком 20, линией 54 ответного сигнала обмена модул  пам ти ПСИП с передатчиком блока 29.

Блок 8 управлени  асинхронным режимом канала предназначен дл  реализации унифицированных алгоритмов Q-шины по обмену информацией процессора с другими модул ми системы.

Блок 10 управлени  синхронным режимом канала предназначен дл  реализации алгоритмов синхрообмена процессора с модулем 22 пам ти.

Дешифратор 27 адреса пам ти предназначен дл  идентификации момента по влени  на информационной подшине 25 адреса модул  22 пам ти.

Блок 37 выбора модул  пам ти обеспечивает активизацию соответствующего модул  пам ти 22, адрес которого опознан дешифратором 27.

Контроллер 32 пам ти асинхронного режима св зи интерпретирует унифицированные сигналы управлени  асинхронным обменом по Q-шине в сигналы управлени  модулем 22 пам ти.

Контроллер 33 пам ти синхронного режима св зи обеспечивает формирование сигналов управлени  модулем пам ти при выполнении операций обмена данными с процессором.

Блок 46 элементов ИЛИ осуществл ет дизъюнкцию адекватных сигналов управлени  модул  22 пам ти, формируемых контроллерами 32 и 33.

Блоки 1, 17, 20 и 29 обеспечивают прием и выдачу в сигнальные линии канала информационных и управл ющих сигналов обмена.

Блок 26 формировани  кода операции над байтами данных формирует уп0

5

0

5

0

5

0

5

5

равл ющие сигналы операций над младшими и старшими байтами данных.

Процессор 4 в части, св занной с реализацией интерфейсного обмена, может быть выполнен в виде типовой структуры, включающей в себ  блоки входного регистра 55 данных, выходных регистра 56 данных и регистра 57 адреса, блоки формировани  управл ющих сигналов выдачи данных 58, выдачи адреса 59, записи 60 данных во входной регистр, приема-передачи данных из канала 61, формировани  кода операции обмена 62, а также регистр 63 и блок 64 посто нной пам ти (ПЗУ) микрокоманд, генератор 65 импульсой.

Магистральные выходы выходных регистров данных 56 и адреса 57 и вход входного регистра 55 данных подсоединены к магистрали (шине) 3, соедин ющей эти регистры с блоком 1, входы управлени  этих регистров сигнальными лини ми 66-68 соединены с выходами регистров 56 и 57 и блока 60.

Входы блоков 59 и 60 подсоединены к сигнальной линии 19 идентификации синхрообмена, вторые входы этих блоков подсоединены соответственно к сигнальным лини м 69 и 70 шины 11 св зи процессора и интерфейса,треть  сигнальна  лини  71 которой подсоединена к управл ющему входу режима приостановки генератора 65 импульсов. Блок 62 формировани  кода операции обмена сигнальной линией 72 записи шины 9 кода операции обмена соедин етс  с вторыми входами блоков 58 и 61, а сигнальной линией 73 чтени  шины 9 - с третьими входами блоков 60 и 61j вход формировани  кода блока 62 через двухразр дную шину 74 соедин етс  с соответствующим выходом регистра 63 микрокоманд, а вход управлени  сигнальной линией 75 с первым выходом синхросигналов блока 65 генератора импульсов. Группа разр дов выхода формировани  адреса следующей микрокоманды регистра 63 микрокоманд через соответствующую шину 76 соедин етс  с входом ПЗУ 64 микрокоманд, первый многоразр дный выход которого через шину 77 соедин етс  с информационным входом регистра 63 микрокоманд , а другой шиной 78 формировани  длительности цикла микрокоманды с соответствующим входом генератора 65 импульсов. Выход байтного типа операции регистра 63 подсоединен к сигнальной линии 79 шины б, А выход управлени  записью соедин етс  сигнальной линией 80 с вторым выходом синхросигналов генератора 65 импульсов, ко- торьгй в свою очередь через ту же сигнальную линию соедин етс  с четвертым входом блока 60,.Выходы синхросигналов генератора 65 импульсов (первый, третий и четвертый) подсоединены к сигнальным лини м 75, 81 и 82 управлени  асинхронным режимом канала.Выходы блока 61 подсоединены к сигнальным лини м активизации 83 блока 1 и

ре 102, обеспечивающем режим приостановки . Выходы синхросигналов С1, С4, СЗ и FO генератора  вл ютс  соответственно вторым, первым, третьим и четвертым выходами генератора 65, трехразр дный вход формировани  длительности цикла микрокоманды генератора 102  вл етс  соответствующим входом блокад вход HLT управлени  режимом Останов генератора соедин етс  с выходом инвертора 101, вход которого, а также управлени  режимом Работа генератора 102 соедин ютс 

выбора 84 направлени  передачи данных щ с выходом элемента ИЛИ 99, многораз25

30

подтипы 5.

На фиг.3 приведены функциональные ,схемы примеров реализации блоков 55- 61 процессора 4. Регистр 55 данных представл ет собой шестнадцатиразр д- 20 ный регистр 85 с потенциальным управлением , блок 60 реализуетс  на элементе НЕ (инверторе) 86, элементе И 87 и элементе ИЛИ 88. Регистр 57 адреса представл ет собой шестнадцатиразр дный регистр 89 с трем  состо ни ми на выходе. Блок 59 состоит , например, из элемента ИЛИ 90. Регистр 56 данных представл ет собой шестнадцатиразр дный регистр 91 с трем  состо ни ми на выходе. Блок 58 состоит из элемента И-НЕ 92, а блок 61 - из элемента И 93 и элемента ИЛИ-НЕ 94.

На фиг.4 приведены функциональные схемы блоков 62-65 процессора 4. Блок 64 может быть реализован на основе посто нной пам ти (ПЗУ) 95, регистр 63 микрокоманд представл ет собой четырнадцатиразр дный регистр 96 с динамическим управлением записью , первые одиннадцать разр дов выхода которого составл ют группу разр дов выхода формировани  адреса следующей микрокоманды, двенадцатый разр д идентифицирует байтных тип операции записи, а тринадцатый и четырнадцатый осуществл ют управление операци ми соответственно чтени  и записиj четырнадцатиразр дный информационный вход регистра 96  вл етс  информационным входом, а динамический вход управлени  записью - входом управлени  блока 63, блок 62 формировани  кода операции обмена состоит из

35

40

45

50

р дный вход которого  вл етс  при этом входом приостановки генератора 65.

Один из входов элемента ИЛИ 99 подсоединен к сигнальной линии 71 шины 11 св зи интерфейса и процессора, к которой также подсоедин етс  вход инвертора 100, выход которого соедин етс  с входом СО генератора 10-2, что позвол ет обеспечить на этом входе нулевой уровень сигнала при реализации процессором асинхронного обмена в канале, осуществл   тем самым приостановку генерации синхросигналов С1-С4 в фазе равенства О синхросигнала С1, в отличие от приостановки генерации синхросигналов в фазе равенства 0 синхросигнала С4 в других случа х, не св занных с реализацией процессором интерфейсного обмена в канале.

На фиг.5 приведены функциональные схемы примеров реализации блоков 8 и 10.В блок 8 введен элемент 103 задержки, обуславливающий различие в формировании управл ющего сигнала Байт при асинхронном и синхронном режимах обмена. Основу блока 8 составл ет управл ющий автомат , комбинационна  часть которого реализуетс  на основе посто нной пам ти (ПЗУ) 104, а пам ть на восьмиразр дном регистре 105, информационные входы которого соедин ютс  с выходами ПЗУ 104, а выходы состо ний ТО-Т7 с первыми восьмью входами ПЗУ, дев тый вход которого  вл етс  входом управл ющего сигнала СИП 16 блока , дес тый вход подсоединен к сигнальной линии 72 записи айны 9 кода

элементов И 97 и 98. Генератор 65 им- операции обмена, и одиннадцатый вход пульсов может быть реализован на эле- --соединен с выходом двухвходового элементе ИЛИ 99, элементах НЕ (инверто- мента ИЛИ-НЕ (06, первый вход которо- рах) 100 и 101, стандартном генерато- го  вл етс  входом синхрообмена 19

5

0

0

5

0

5

0

р дный вход которого  вл етс  при этом входом приостановки генератора 65.

Один из входов элемента ИЛИ 99 подсоединен к сигнальной линии 71 шины 11 св зи интерфейса и процессора, к которой также подсоедин етс  вход инвертора 100, выход которого соедин етс  с входом СО генератора 10-2, что позвол ет обеспечить на этом входе нулевой уровень сигнала при реализации процессором асинхронного обмена в канале, осуществл   тем самым приостановку генерации синхросигналов С1-С4 в фазе равенства О синхросигнала С1, в отличие от приостановки генерации синхросигналов в фазе равенства 0 синхросигнала С4 в других случа х, не св занных с реализацией процессором интерфейсного обмена в канале.

На фиг.5 приведены функциональные схемы примеров реализации блоков 8 и 10.В блок 8 введен элемент 103 задержки, обуславливающий различие в формировании управл ющего сигнала Байт при асинхронном и синхронном режимах обмена. Основу блока 8 составл ет управл ющий автомат , комбинационна  часть которого реализуетс  на основе посто нной пам ти (ПЗУ) 104, а пам ть на восьмиразр дном регистре 105, информационные входы которого соедин ютс  с выходами ПЗУ 104, а выходы состо ний ТО-Т7 с первыми восьмью входами ПЗУ, дев тый вход которого  вл етс  входом управл ющего сигнала СИП 16 блока , дес тый вход подсоединен к сигнальной линии 72 записи айны 9 кода

операции обмена, и одиннадцатый вход --соединен с выходом двухвходового элемента ИЛИ-НЕ (06, первый вход которо- го  вл етс  входом синхрообмена 19

блока, а второй вход соедин етс  с инверсным выходом триггера 107 формировани  сигнала СИЛ. Динамический вход управлени  записью регистра 105 соедин етс  с пр мым выходом триггера 108 формировани  периода тактов управл ющего автомата, синхровход которого подсоединен к сигнальной линии 82 базового синхросигнала FO генератора 65. Схемы 12 и 13 формировани  управл ющих сигналов асинхронного обмена Ввод и Вывод блока 8 реализованы на элементах ИЛИ 109 и 110, входы первого соедин ютс  с выходами состо ний Т1 и ТЗ, а входы второго - с выходами состо ний Т5 и Т7 регистра 105, выход ТЗ которого непосредственно , а выход ТО через элемент НЕ (ин

25

30

вертор) 111 подсоединены к сигнальным 20 б  элемент ИЛИ 132, элементы И 133 лини м 70 и 69. Пр мой выход триггера 107  вл етс  выходом сигнала СИА 15 блока 8, инверсный выход соедин етс  с первым входом элемента И 112, второй вход которого подсоединен к сигнальной линии 72 записи шины 9, а выход - к первому входу элемента ИЛИ 113. Второй вход элемента ИЛИ 113 подсоединен к сигнальной линии 79 байтного типа операции шины 6, а выход  вл етс  выходом 14 формировани  управл ющего сигнала Байт магистрального обмена блока 8. Информационный вход триггера 107 соедин етс  с выходом элемента ИЛИ 114, входы которого подсоединены к сигнальным лини м 72 и 73 двухразр дной шины 9 кода операции обмена, а установочный вход гашени -соединен с выходом элемента И 115, первый вход которого подсоединен к сигнальной линии 75 шины 6, а второй вход соединен с выходом элемента ИЛИ 116, Элемент НЕ (инвертор) 117 соедин етс  входом с выходом состо ни  Т4 ре- , гистра 105. Вход элемента задержки 103 соедин етс  с выходом элемента И 112, а инверсный выход - с первым входом элемента ИЛИ-НЕ 118, выход которого подсоединен к третьему входу элемента ИЛИ 113.

35

40

45

50

134 и элементы И 135 и 136.Контролл 33 пам ти синхронного режима св зи состоит из элементов И 137, 138, 139 и 140, элемента ИЛИ 141, элемен та НЕ (инвертора) 142 и элемента 14 задержки.

Блок 46 элементов ИЛИ состоит из четырех элементов ИЛИ 144-147.

Блок 27 дешифратора адреса пам т представл ет собой трехвходовый дешифратор 148 из расчета реализации модулей 22 пам ти - емкостью бит шестнадцатиразр дной пины 23 ад реса/данных и возможности обращени  к байту данных при выполнении опера ции записи. Дл  выбора конкретного модул  пам ти используетс  один выход дешифратора 148,  вл ющийс  выходом 38, а три входа дешифратора соответственно подсоединены к подши не 25 старших разр дов шины адреса/данных .

Блок 37 выбора модул  пам ти состоит из триггера 149 и элемента ИЛИ 150.

Блок 22 пам ти включает в себ  элемент 151 задержки, регистр 152 адреса пам ти, элементы НЕ (инверторы ) 153-155, элементы 156 и 157 пам ти и элемент ИЛИ-НЕ 158.

Устройство работает следующим образом.

Блок 10 управлени  синхронным режимом канала (фиг.5) состоит из триггера 119, элемента ИЛИ 120 и усилител  (повторител ) 121.55

На фиг.6 приведены функциональные схемы примеров реализации блоков 1 и 17. Блок 1 приемопередатчиков представл ет шестнадцатиразр дный шинный формирователь 122.

Блок 17 усилени  включает в себ  магистральный приемник 123 и магистральный четырехразр дный передатчик 124 управл ющих сигналов.

Блок 20 приемопередатчиков представл ет собой шестнадцатиразр дный шинный формирователь 125, а блок 29 усилени  включает в себ  элемент НЕ (инвертор) 126, магистральный передатчик 127 и магистральный четырехразр дный приемник 128.

Блок 26 формировани  кода операции над байтами данных состоит из триггера 129 и двух элементов И-НЕ 130 и 131. Контроллер 32 пам ти асинхронного режима св зи включает в се25

30

20 б  элемент ИЛИ 132, элементы И 133

5

0

5

0

5

134 и элементы И 135 и 136.Контроллер 33 пам ти синхронного режима св зи состоит из элементов И 137, 138, 139 и 140, элемента ИЛИ 141, элемента НЕ (инвертора) 142 и элемента 143 задержки.

Блок 46 элементов ИЛИ состоит из четырех элементов ИЛИ 144-147.

Блок 27 дешифратора адреса пам ти представл ет собой трехвходовый дешифратор 148 из расчета реализации модулей 22 пам ти - емкостью бит шестнадцатиразр дной пины 23 адреса/данных и возможности обращени  к байту данных при выполнении операции записи. Дл  выбора конкретного модул  пам ти используетс  один выход дешифратора 148,  вл ющийс  выходом 38, а три входа дешифратора соответственно подсоединены к подши- не 25 старших разр дов шины адреса/данных .

Блок 37 выбора модул  пам ти состоит из триггера 149 и элемента ИЛИ 150.

Блок 22 пам ти включает в себ  элемент 151 задержки, регистр 152 адреса пам ти, элементы НЕ (инверторы ) 153-155, элементы 156 и 157 пам ти и элемент ИЛИ-НЕ 158.

Устройство работает следующим образом.

Обмен информацией по каналу инициируетс  со стороны процессора (фиг.10). На информационную подвину

2(фиг.1) процессором 4 через шину

3и блок 1 выставл етс  адрес, по которому осуществл етс  обращение,

а на подшину 9 - код соответствующей

II .14

операции. На основании этого кода блок 10 формирует управл ющие сигналы ЗПС4 1 и ЧТС40 операций синхронного обмена, т.е. обращение к каналу со стороны процессора всегда начинаетс  как операци  синхрообмена. Гшо- ком 8 по сигналам управлени  подшины 6 через 150 не после выставлени  адреса в канал формируетс  в линии 15 активный единичный уровень сигнала СИЛ, который через инвертирующий передатчик блока 17 выставл етс  в соответствующую сигнальную линию 18 подшины. Если в течение подцикла передачи адреса в канале при единичном уровне сигнала KCI1A в соответствующую сигнальную линию 18 подшины со стороны модул  пам ти выставл етс  активный нулевой уровень сигнала КСИП, идентифицирующий ситуацию обращени  процессора именно к модулю 22 (опознание адреса пам ти), то по сбросу в 1 сигнала СИА (сигнала КСИА в 0) на основании сигнала СИП в линии 16 с входа приемника блока 17 блоком 10 формируетс  сигнал в линии 19, поступающий в процессор 4 и блок 8. С информационной подшины 2 процессором 4 снимаетс  адрес и завершаетс  операци  синхронного обмена согласно алгоритма (фиг.10). В противном случае блок 8 организует обмен по каналу согласно стандартного протокола Q-шины, формиру  в лини х 12, 13 и 14 управл ющие сигналы асинхронного обмена Ввод, Вывод и Байт а также сигналы св зи интерфейса с процессором по шине 11 (фиг.11 и 12) Временные диаграммы операций синхронного обмена: чтени  и записи изображены на фиг.13 и 14. После установки активного сигнала КСИА и идентификации режима синхронного обмена процессор 4 снимает адрес с информационной подшины магистрали,затем либо переключает на прием данных при операции Чтение, либо выстав-, л ет на информационную подшину данные при операции Запись.

В подцикле передачи адреса по каналу осуществл етс  дешифраци  адреса , поступающего в блок 27 с информационной подшины 2 канала через блок 20 и подшину 25 старших разр дов . Сигнал в линии 38, идентифицирующий опознание адреса пам ти,поступает в контроллер 33 и запоминаетс  в блоке 37 по синхросигналу ПСИА

77912

в линии 36, что обеспечивает удержание активногр сигнала в линии 39 в течение подцикла передачи данных по каналу. Блок 26 на основании значений младшего разр да адреса, поступающего по подшине 24 в подцикле передачи адреса (при нулевом уровне сигнала ПСИА в линии 36), и сигнала

g байтного типа операции Пбайт лини  28 формирует код операции над младшим 30 и старшим 31 байтами, поступающий в контроллеры 33 и 32. Контроллер 33 на основании сигналов в лини х

кода операции синхрообмена ЧТС40 или ЗПС41 и сигнала 38 идентификации адреса пам ти формирует ответный сигнал в линию 45, который через элемент ИЛИ 147, сигнальную линию 54 и

0 передатчик блока 29 поступает в сигнальную линию КСИП подшины 18. По перепаду активного сигнала ПСИА в линии 36 контроллер 33 формирует в лини х 42-44 сигналы синхронной запи5 си младшего и старшего байт, а также выбора направлени  синхронизированной передачи данных, которые через элементы ИЛИ блока 46 и сигнальные линии 51-53 поступают на соответст0 вующие входы управлени  модул  22 пам ти и блока 20, обеспечива  тем самым выполнение указанной операции с пам тью и передачу данных по шине 23 при выполнении операции записи и

5 по шине 21 при выполнении операции чтени .

Контроллер 32 реализует выполнение операций с пам тью при обращении к модулю 22 со стороны других активных

о устройств (не процессора), подключенных к каналу и функционирующих согласно стандартных алгоритмов Q-шиньи

На основании сигнала в линии 39 и кода байтного типа операции (линии 30 и 31), контроллер 32 по управл ющим сигналам в лини х 34 и 35 Пввод и Пвывод с блока 29 форт мирует в лини х 47-50 управл ющие сигналы асинхронной записи младшего и старшего байта, выбора направле0 ни  асинхронной передачи данных и синхросигнала пассивного устройства, которые через блок 46 элементов -ИЛИ и сигнальные линии 51-54 поступают на соответствующие входы управлени 

5 модул  22 пам ти, блоков 20 и 29.

По положительному фронту тактового сигнала С1 генератора 102,поступающему на синхровход регистра 96

по сигнальной линии 80, происходи запись в регистр 96 очередной микрокоманды , считанной из ПЗУ 95 (фиг.2 и 4), при этом часть выходных сигналов ПЗУ 95, мину  регистр, по сигнальным лини м шины 78 поступают на вход установки длительности такта микрокоманды генератора 102 (фиг.15) Длительность периода базового синхросигнала ГО-50 не обеспечиваетс  выбором встроенного в генератор 102 резонатора соответствующей частоты. Код операции обмена из соответствующих разр дов регистра 96 по двухразр дной шине 74 поступает на входы элементов И 97 и 98, стробируемых синхросигналом С4 (лини  75) генератора 102. Низким логическим уровнем сигнал С4 блокирует по вление на сигнальных лини х 73 и 72 кода операции o6Mv. а в течение первых 50 не после поло тельного фронта синхросигнала С1 , определ ющего начало такта микрокоманды. Нулевой сигнал С4 по сигнальной линии 75 через элемент И 115 поступав на вход сброса триггера 107 дл  формировани  сигнала СИЛ и обуславливает его установку в нулеиое состо ние (фиг.5). Основу блока 8 составл ет управл ющий автомат , комбинационна  часть которого реализована на основе ПЗУ 104, а пам ть на регистре 105. Работа управл ющего автомата тактируетс  синхросигналом длительности 100 не, формируемым триггером 108 на основе базового синхросигнала FO, поступающего на синхровход триггера 108 с генератора 65 по сигнальной линии 82. Логическа  схема алгоритма управл ющего автомата изображена на фиг.16. Управл ющий автомат после окончани  процессором очередного цикла асинхронного обмена по каналу переходит в состо ние ТО, в котором находитс  до тех пор, пока на момент установки в 1 сигнала СИА не сформируетс  единичный сигнал идентификации син- хрообмена (СОБМ). По переходу синхросигнала С4 в единичное состо ние на выходе блока 62 (фиг.4) устанавливаетс  либо код операции записи (логическа  1 на линии 72), либо код операции чтени  (логическа  1 на линии 73). В случае О на обеих сигнальных лини х подшины 9 операции обмена не производитс . Код операции обмена с подшины 9 шины 7 через пов0

5

0

5

торитель 121 блока 10 поступает в сигнальные линии 41 и 40 (фиг.5). По вление единичного сигнала на одной из линий 72 и 73 кода операции обмена, обеспечивает формирование элементом ИЛИ-НЕ 94 (фиг.З) нулевого сигнала активизации блока 1, поступающего на вход выбора кристалла шинного формировател  122 (фиг.6) по сигнальной линии 83. Поскольку управл ющий автомат блока 8 находитс  в состо нии ТО, что обеспечивает нулевой уровень сигнала на линии 69, а сигнал СИА в линии 15 равен О в начале такта микрокс танды, что обеспечивает формирование нулевого уровн  сигнала 10 идентификации синхро- обмена триггером 119 (фиг.5), то элементом ИЛИ 90 формируетс  нулевой сигнал выдачи адреса, который по линии 67 поступает на вход управлени  регистра 89 и обеспечивает выдачу из регистра во внутреннюю шину 3 про несера , а также поступает на вход элемента И 93 (фиг.З), обеспечива  формирование нулевого сигнала в линии 84 выбора направлени  передачи данных через блок 1. Адрес с шины 3 процессора поступает через шинный i.4 формирователь 122 в информационную подшину 2 (фиг.6) и далее через шинный формирователь 125 на шину 23 модул  22 пам ти (фиг.7). Единичный уровень сигнала на входе Е1В шинного формировател  125 обуславливает передачу адреса в нужном направлении и обеспечиваетс  нулевым уровнем сигналов в лини х 15 и 12 СИА и Ввод, формируемых блоком 8 (фиг.5) и последовательно проход щими через передатчики 124 блока 17, подшину 18 (фиг.6) через приемники 128 блока 29, а также по сигнальной линии 36 (ПСИА) че- с рез элемент И 139 и сигнальною линию 44, по сигнальной линии 34 (Пввод) через элемент И 134 и сигнальную линию 49 и далее через элемент ИЛИ 146 (фиг.8) и инвертор 126 (фиг.7). Адрес с подшины 25 дешифруетс  дешифратором 148 и в случае попадани  адреса в адресное пространство модул  22 пам ти на сигнальной линии 38 идентификации адреса пам ти по вл етс  единичный уровень сигнала, который поступает в блок 37 и контроллер 33 (фиг.9). В случае активности одного из сигналов (ЧТС 40 и ЗПС 41), через элемент ИЛИ 141 поступающих

0

5

0

0

5

на вход элемента И 140, в подцикле передачи адреса по каналу (сигнал ПСИА равен 0) и через инвертор 142 также поступает на вход элемента И 140, по единичному сигналу идентификации адреса пам ти (сигнальна  лини  38) формируетс  единичный ответный сигнал синхрообмена, который по сигнальной линии 45 через элемент ИЛИ 147 и сигнальную линию 54 (фиг,8) поступает на вход передатчика 127 (фиг.7) и далее по сигнальной линии КСИП подтипы 18 управлени  канала через приемник 123 (фиг.З) и сигнальную линию 16 поступает в блок 10 (фиг.5).

По отрицательному фронту синхросигнала СЗ (фиг.15) генератора 102 (фиг.4), по сигнальной линии 81 поступающего на синхровод триггера 107 формируетс  единичный уровень сигнала СИА на основании единичного значени  выходного сигнала элемента ИЛИ 114, обусловленного кодом операции обмена (сигнальные линии 72 и 73), который по сигнальной линии 15 через инвертирующий передатчик 124 блока поступает в соответствующую сигнальную линию КСИА подтипы 18 (фиг.6), сигнализиру  об окончании подцикла передачи адреса в канале. Далее сигнал КСИА через инвертирующий приемни 128 (фиг.7) поступает в сигнальную линию 36 и на входе управлени  блоков 22, 26 и 37. По положительному перепаду сигнала ПСИА, поступающему на синхровход триггера 149 на основании единичного значени  сигнала в линии 38 идентификации адреса пам ти формируетс  единичный сигнал в линии 39 выбора модул  пам ти, а в регистре 152 запоминаетс  содержимое (адрес  чейки пам ти) на врем  подцикла передачи данных по каналу, т.е. в те чение времени удержани  единичного значени  сигнала ПСИА 36, поступающего на управл ющий вход регистра 152 через элемент ИЛИ-НЕ 158 (фиг.9) Триггер 129 по положительному фронту управл ющего сигнала ПСИА, поступающему на синхровход триггера по сигнальной линии 36, фиксирует значение младшего разр да адреса пам ти с под шины 24, на основании которого элементы И-НЕ 130 и 131 формируют код операции байтного типа. Нулевой уровень сигнала в линии 28 обуславливает формирование единичных сигналов

0

с

на обеих сигнальных лини х 30 и 31 кода байтного типа операции независимо от содержимого триггера 129. При байтном типе операции (единичные значени  сигнала Пбайт 28) единичное значение на сигнальной линии 30 будет сформировано только при обращении по четному адресу младшего байта (нулевое состо ние триггера 129), в противном случае на сигнальной линии 30 формируютс  нулевой, а на сигнальной линии 31 - единичный сигналы кода операции над байтом

5 (фиг.8). Единичный сигнал байтного типа операции формируетс  в регистре 96 и по сигнальной линии 79 (фиг.4) через элемент ИЛИ 113 (фиг.5), сигнальную линию 14, передатчик 124

0 (фиг.6), подпишу 18, приемник 128

(фиг.7) поступает в сигнальную линию Пбайт 28.

Положительный фронт сигнала СИА, поступающего на синхровход триггера

5 119 по сигнальной линии 15, обеспечивает по окончании подцикла передачи адреса по каналу формирование в линии 19 единичного сигнала идентификации синхрообмена, в случае единич0 чого значени  сигнала СИП, поступающего с сигнальной линии 16 на информационный вход триггера 119. Единичное состо ние триггера 119 удерживаетс  вплоть до окончани  подцикла

с передачи данных в канале при синхро- обмене (пока сигнал СИА равен 1). В случае асинхронного обмена, т.е. значение сигнала СИП в линии 16 На момент положительного перепада уровн  сигнала СИА в линии 15 равно О, триггер 119 остаетс  в нулевом состо нии (фиг.З).

В случае синхрообмена единичный сигнал в линии 19, поступа  через элемент ИЛИ-НЕ 106 на один из выходов ПЗУ 104 (фиг.5), блокирует переход управл ющего автомата из состо - ни  ТО (фиг.16), а поступа  на вход элемента ИЛИ 90, формирует единичный уровень сигнала в линии 67, запрещающий выдачу адреса с регистра 89 в шину 3 (фиг.З).

При выполнении операции Запись, единичный сигнал записи на линии 72 кода операции обмена, вместе с единичным сигналом в линии 67 запроса адреса, поступа  на элемент И-НЕ 92, обеспечивают формирование нулевого уровн  сигнала выдачи данных, HOCTV0

0

5

пающего по сигнальной линии 66 на вход управлени  регистра 91 и обеспечивающего выдачу данных в шину 3 с выходного регистра 91 (фиг.З). При выполнении операции записи элементом ИЛИ 113 формируетс  единичный сигнал Байт в линии 14, причем в под- цикле передачи адреса единичное значение сигнала Байт определ етс  нулевым состо нием триггера 107,сигнал с инверсного выхода которого поступает на один из входов элемента И 112, на другой вход которого поступает сигнал с линии 72 кода операции записи. В подцикле передачи данных (единичное состо ние триггера 107), значение сигнала Байт определ етс  только сигналом в линии 79 (фиг.4). Данные с шины 3 через шинный формирователь 122 поступают в подшину 2 (фиг.6) и далее через шинный формирователь 125 в шину 23 адреса/данных (фиг.7) и на информационные входы элементов 156 и 157 (фиг.9). Единичный сигнал выбора модул  22 пам ти с выхода блока 37 поступает на вход инвертора 153 и далее на входы выбора элементов 156 и 157 (фиг.9) разреша  в них выполнение операции. Единичный сигнал ПСИА по линии 36 поступает на входы элементов И 137 и 138 дл  формировани  сигналов записи в пам ть через элемент 143 задержки (фиг.8). Задержка необходима дл  того, чтобы сигнал записи пришел позже, чем гарантированно установитс  адрес на адресных входах элементов 156 и 157 (фиг.9). Дл  микросхем пам ти, например серии 541РУ1, задержка составл ет не менее 30 не (временные диаграммы фиг.17). Сигналы записи формируютс  отдельно дл  элементов 156 и 157 элементами И 137 и 138 на основании единичного значени  сигнала в линии 41, единичного сигнала ПСИА, поступающего на входы элементов непосредственно с сигнальной линии 36 и через элемент 143 задержки , а также кода операции байтного типа, поступающего на входы элементов И 137 и 138 по сигнальным лини м 30 и 31. Выходные сигналы элементов 137 и 138 по сигнальным лини м 42 и 43 через элементы ИЛИ 144 и 145 (фиг.8) и инверторы 154 и 155 поступают на входы записи элементов 156 и 157 (фиг.9). По сигналам запи0

5

0

си осуществл етс  запись данных с тины 23 в микросхемы пам ти модул  22. Длительность сигнала записи должна быть не менее 50 не (фиг.17). Сигналы записи сбрасываютс  в 1 по сбросу в О сигнала ПСИА в линии 36 по окончании цикла синхрообмена (фиг.8). Согласно временной диаграмме операции записи (фиг.17) необходимо удержание адреса на адресных входах микросхем пам ти не менее 20 не после сброса сигналов записи, что обеспечиваетс  элементом 15t задержки, задерживающим прохождение единичного сигнала ПСИА на вход управлени  записи регистра 152 адреса (фиг.9).

При выполнении операции Чтение, единичный уровень сигнала на сигнальной линии 73 кода операции чтени ,а также единичный сигнал 67 запрета выдачи адреса обуславливают формирование элементом И 93 единичного сигнала выбора направлени  передачи

5 данных по сигнальной линии 84 (фиг.З), поступающего на соответствующий вход управлени  блока 1 и обеспечивающего передачу данных в шину 3 с информационной подшины 2 канала через шин0 цый формирователь 122 (фиг.6). Единичный уровень сигнала ПСИА нар ду с единичным значением сигнала ЧТС в линии 40 кода синхронной операции чтени  обуславливают формирование элементом И 139 единичного сигнала, которьй по сигнальной линии 44 через элемент ИЛИ 146 (фиг.8), сигнальную линию 53 и инвертор 126 поступает на вход выбора направлени  передачи шинного формировател  125, что обеспечивает передачу данных с выходной шины 21 модул  22 пам ти в информационную подшину 2 канала (фиг.7). Считанные из пам ти данные с шины 3 поступают на информационные входы входного регистра 85, в котором защелкиваютс  по отрицательному перепаду сигнала управлени  по сигнальной линии 68, поступающего на потенциальный вход записи регистра 85 (фиг.З). Запись данных в регистр 85 осуществл етс  в конце цикла операции чтени  при нулевом уровне синхросигнала С1 генератора 102 (фиг.4),по сигнальной линии 80 через инвертор 86, элемент И 8-7 (при единичных значени х сигналов в лини х 19 идентификации синхрообмена и сигнала 73 операции чтени )

5

0

5

0

5

19

и элемент ИЛИ 88, поступающего в сигнальную пинию 68 (фиг.З).

По окончании цикла обмена, положтельным фронтом сигнала С1 80 генертора 102 осуществл етс  запись в регистр 96 очередной микрокоманды, считанной из ПЗУ 95 по адресу в лини х 76 из адресного пол  регистра 96 (фиг.4). Низким уровнем синхросигнала С4 в линии 75 осуществл етс сброс в О триггера 107, идентифицирующий окончание подцикла передач данных синхрообмена в канале (фиг.5 Нулевым уровнем сигнала СИА 15, через элемент ИЛИ 120 поступающим на вход сброса триггера 119, снимаетс  активный единичный уровень сигнала в линии 19, а нулевым уровнем сигнала ПСИА в линии 36, через элемент ИЛИ 150 поступающим на вход сброса триггера 149, в линии 39 снимаетс  активный единичный уровень сигнала выбора модул  пам ти.

Низким уровнем синхросигнала С4 в линии 75 блокируетс  выдача из регистра 96 кода очередной операции омена в сигнальные линии 72 и 73 (фиг.4), что обуславливает форми- рование элементом ИЛИ-НЕ 94 единичного уровн  сигнала в линии 83 активизации блока 1 и соответственно отключение шины 3 от информационной подшины 2 канала.

Рассмотрим теперь реализацию цикла асинхронного обмена со стороны процессора. В подцикле передачи адреса по каналу, т.е. при нулевом уровне сигнала ПСИА в линии 36 дешифратором 148 не будет опознан адрес модул  22 пам ти (фиг.9). Нулевой уровень сигнала идентификации адреса пам ти по сигнальной линии 3 поступающий на вход элемента И 140, обусловит формирование нулевого ответного синхросигнала модул  22 па

м ти, который через сигнальную линию 45, элемент ИЛИ 147 (нулевой уровень сигнала на линии 50 формируетс  элементом И 133 на основании нулевого значени  сигнала в линии 3 выбора модул  пам ти), сигнальную, линию 54 (фиг.З), передатчик 127 (фиг.7), сигнальную линию КСИП под- шины 18, приемник 123 (фиг.6), сигнальную линию 16 поступает в блоки 8 и 10 управлени  (фиг.5). По положительному фронту сигнала СИА в линии 16, идентифицирующему окончание

20

0

подцикла передачи адреса в канале, в триггере 119 подтверждаетс  нулевой пассивный уровень сигнала в линии 19 идентификации синхрообмена. Единичный сигнал на входе ПЗУ 104, формируемый элементом ИЛИ-НЕ 106 на основании нулевого значени  сигнала в линии 19 и единичного состо ни  триггера 107, обусловит переход управл ющего автомата в состо ние Т1 или Т2, в зависимости от кода операции , в следующем такте функционировани  автомата (фиг.16), а также по сигнальной линии 71 поступает на вход элемента ИЛИ 99 и через инвертор 100 на вход генератора 102.Выходной единичный сигнал элемента ИЛИ 99 через инвертор 101 поступает на вход режима Останов генератора 102, вызыва  приостановку генерации синхросигналов С1-С4 в фазе равенства О синхросигнала С1 (фиг.4). Низкий уровень сигнала ТО на выходе регист5 ра 105 обуславливает формирование единичного сигнала на выходе инвертора 111 в сигнальной линии 69 ,(фиг,5), поступающего на вход элемента ИЛИ 90 и далее по сигнальной линии 67 на вход управлени  регистра 89, обеспечива  отключение выходов . этого регистра от шины 3 (фиг.З).

При выполнении операции Запись элементом И-НЕ 92 на основании единичных значений сигнал в лини х 72 и 67 формируетс  нулевой сигнал выдачи данных по сигнальной линии 66, поступающий на вход управлени  регистра 91 и обеспечивающий выдачу данных в шину 3. Поскольку значение сигнала в линии 73 кода операции чтени  равно 0, элементом И 93 на сигнальной линии 84 выбора направлени  передачи через блок 1 удерживаетс  нулевой сигнал (фиг.З) и данные через шинный формирователь 122 поступают в информационную подшину 2 канала. Управл ющий автомат блока 8 из состо ни  Т2 переходит в состо ние Т7, т.е. с задержкой в 100 не

0 относительно сброса в О, сигнала КСИА, элементом ИЛИ 110 формируетс  единичный уровень сигнала Вывод, который по сигнальной линии 13 (фиг.5) поступает на вход инверти5 рующего передатчика 124 и далее в .соответствующую сигнальную линию Квывод подшины 18. Управл ющий автомат находитс  в состо нии Т7 до

0

5

0

тех пор, пока адресуемым пассивным устройством канала на сигнальную линию КСИП полшины 18 не будет выставлен активный нулевой уровень сигнала , который через приемник 123 и сигнальную линию 16 (фиг.6) поступает на вход ПЗУ 104 и обуславливает переход управл ющего автомата в состо ние Т5 (фиг.16). При переходе автомата из состо ни  Т 5 в Т6 элементом ИЛИ 110 единичный уровень сигнала с сигнальной линии 13 Вывод, т.е. сигнал Квывод снимаетс  как

минимум через 200 не после установки 15 НУЮ линию 16 (фиг.2, 6) и далее на

активного уровн  сигнала КСИП, сигнализирующего о приеме пассивным устройством данных с информационной подшины канала. Далее управл ющий автомат последовательно переходит в 20 состо ние Т6 и через 100 не в состо ние Т4, в котором находитс  до тех пор, пока пассивным устройством не будет сброшен в 1 управл ющий сигнал КСИП подшины 18.

При асинхронном обмене в отличие от синхронного обмена согласно стандартной временной диаграмме операции Вывод (фиг.12) необходимо удержание активного уровн  управл ющего 30 канального сигнала Кбайт в течение 100 не после установки в О сигнала КСИА. Эта задержка обеспечиваетс  элементом 103 (фиг.З). При выполнении синхронной операции записи эта выдержка блокируетс  единичным уровнем сигнала идентификации синхрооб- мена по сигнальной линии 19, поступающим на вход элемента ИЛИ-НЕ 118 сразу после окончани  подцикла пере- ,дачи адреса в канале.

При выполнении операции Чтение управл ющий автомат из состо ни  ТО переходит в состо ние Т1 (фиг.16) на основание нулевого значени  сигнала в линии 72 и единичного значени  выходного сигнала элемента ИЛИ-НЕ-106, поступающих на входы ПЗУ 104. Элементом ИЛИ 109 на основании единичного значени  выходного сигнала Т1

выход ПЗУ 104 (фиг.2,5) управл юще- |го автомата, обуславлива  его переход в состо ние ТЗ (фиг.16). В состо нии ТЗ согласно временной диаграмме операции Ввод (фиг.11) удерживаетс  активный уровень сигнала Ввод, а на сигнальную линию 70 с выхода регистра 105 (фиг.З) поступает единичный сигнал на вход элемен- 25 та ИЛИ 88 и далее через сигнальную линию 68 на вход управлени  записью во входной регистр 85 (фиг.З). Данные с шины 3 в момент перехода управл ющего автомата из состо ни  ТЗ в Т4 защелкиваютс  в регистре 85.Управл ющий автомат находитс  в состо  нии Т4 до тех пор, пока адресным пассивным устройством не будет сбро35

шен в 1 управл ющий сигнал КСИП подшины 18.

40

Элементом ИЛИ 116 формируетс  нулевой сигнал, поскольку на сигнальной линии СИП 16 и на выходе инвертора 117 нулевые сигналы, который через элементы 115 поступает на вход сброса триггера 107. Единичный сигнал с инверсного выхода триггера 107 поступает на вход элемента ИЛИ-НЕ 106 и обеспечивает нулевой уровень сиг- нала в сигнальной линии 71 (фиг.5). Сброс в О сигнала на линии 71 обеспечивает выдачу элементами ИЛИ 99 и НЕ 101 сигналов дл  возобновлени  работы генератора 102 (фиг.4). Управрегистра 105 (фиг.5) формируетс  еди-50 л ющий автомат блока 8 переходит в ничный сигнал Ввод, который по начальное (ТО) состо ние (фиг.16). сигнальной линии 12 через передат- На временных диаграммах (фиг. 18) ил- чик 124 поступает в сигнальную линию Кввод подшины 18 (фиг.6). Единичный уровень сигнала на сигнальной линии 73 кода операции чтени  обуславливает формирование элементом И 93 единичного сигнала выбора направлюстрируетс  конкретна  реализаци  операций асинхронного обмена в процессоре . Сравнива  их со стандартными протоколами Q-шины (фиг.11 и 12) легко убедитьс , что они удовлетвор ют всем требовани м последних.

лени  передачи данных через блок 1 (фиг.З), по сигнальной линии 84 поступающего на соответствующий вход шинного формировател  122 (фиг.6) и обуславливающего передачу данных, выставленных пассивным адресуемым устройством на информационную подши- ну 2 канала в шину 3 процессора. По выставлению данных в канал адресуемое устройство выставл ет активный сигнал КСИП, который с соответствующей сигнальной линии подшины 18 через приемник 123 поступает в сигналь0

0

выход ПЗУ 104 (фиг.2,5) управл юще- |го автомата, обуславлива  его переход в состо ние ТЗ (фиг.16). В состо нии ТЗ согласно временной диаграмме операции Ввод (фиг.11) удерживаетс  активный уровень сигнала Ввод, а на сигнальную линию 70 с выхода регистра 105 (фиг.З) поступает единичный сигнал на вход элемен- 5 та ИЛИ 88 и далее через сигнальную линию 68 на вход управлени  записью во входной регистр 85 (фиг.З). Данные с шины 3 в момент перехода управл ющего автомата из состо ни  ТЗ в Т4 защелкиваютс  в регистре 85.Управл ющий автомат находитс  в состо нии Т4 до тех пор, пока адресным пассивным устройством не будет сбро30

35

шен в 1 управл ющий сигнал КСИП подшины 18.

0

0

Элементом ИЛИ 116 формируетс  нулевой сигнал, поскольку на сигнальной линии СИП 16 и на выходе инвертора 117 нулевые сигналы, который через элементы 115 поступает на вход сброса триггера 107. Единичный сигнал с инверсного выхода триггера 107 поступает на вход элемента ИЛИ-НЕ 106 и обеспечивает нулевой уровень сиг- нала в сигнальной линии 71 (фиг.5). Сброс в О сигнала на линии 71 обеспечивает выдачу элементами ИЛИ 99 и НЕ 101 сигналов дл  возобновлени  работы генератора 102 (фиг.4). Управл ющий автомат блока 8 переходит в начальное (ТО) состо ние (фиг.16). На временных диаграммах (фиг. 18) ил-

люстрируетс  конкретна  реализаци  операций асинхронного обмена в процессоре . Сравнива  их со стандартными протоколами Q-шины (фиг.11 и 12) легко убедитьс , что они удовлетвор ют всем требовани м последних.

231.4

К модулю пам ти в режиме асинхронного обмена также может быть инициализировано обращение, но не со стороны процессора,а другим активным устройством.

Рассмотрим выполнение операции Вывод.

Блоком 37 на основании сигнала в линии 38 идентификации адреса пам ти формируетс  единичный сигнал в линии 39 выбора модул  22 пам ти (фиг.9). Активным устройством выставл етс  в соответствующую сигнальную линию подшины 18 управлени  нулевой сигнал Квывод, который через инвертирующий приемник 128 (фиг..7) поступает в сигнальную линию Пвывод 35 и далее через элемент ИЛИ 132 на выход элемента И 133, на другой вход которого поступает единичный сигнал из линии 39 (фиг.8). Выходной сигнал элемента И 133 поступает в сигнальную линию 50 и через элемент ИЛИ 147

блока 46, сигнальную линию 54 и пере- 25 дит к смене направлени  передачи дан- датчик 127 в сигнальную линию ответ- ных через блок 20. кого синхросигнала КСИП подшины 18 (фиг.7). Элементом И 134 на основании нулевого значени  сигнала в линии

30

Пввод 34 удерживаетс  нулевой сигнал на выходе, который через сигнальную линию 49, элемент ИЛИ 146, по сигнальной линии 53 поступает через инвертор 126 на вход выбора направлени  шинного формировател  125,обеспечива  тем самым передачу данных с подшины 2 канала (фиг.7) через шину 23 адреса/данных на входы модул  22 пам ти (фиг.9). Запись данных в элементы 156 и 157 осуществл етс  по единичным сигналам в лини х 51 и 52 записи младшего и старшего байт через инверторы 154 и 155, поступающие на их входы записи. Единичные сигналы асинхронной записи младшего и старшего байт формируютс  элементами И 135 и 136 на основании единичных значений сигнала в линии 39 выбора модул  пам ти, сигнала Пвывод в линии 35 и кода байтного типа операций по сигнальным лини м 30 и 31, поступающим на входы элементов И 135 и 136, и через элементы ИЛИ 144 и 145 поступают в сигнальные линии 51 и 52 записи (фиг.8). По сбросу активным устройством сигнала Квывод в 1, с сигнальных линий 47, 48 и 50 снимаетс  активный уровень сигналов .

35

40

45

50

55

При выполнении канальных операций асинхронного обмена между каким-либо активным устройством и модулем 22 пам ти в режиме пр мого доступа выдача процессором в сигнальные линии 40 и 41 кода операции синхронной записи блокируетс  низким уровнем в линии 74 синхросигнала С4 на элементах И 97 и 98, поскольку в этом случае приостановка генератора 102 осуществл етс  в фазе равенства О синхросигнала С4 (фиг.4). Поэтому при выполнении модулем пам ти операций асинхронного обмена,управл ющие сигналы синхронных операций обмена, формируемые контроллером 33, равны нулю и не оказывают вли ние на формирование управл ющих сигналов элементами ИЛИ блока 46 (фиг.8).

Временные диаграммы функционировани  устройства в режиме асинхронного обмена изображены на фиг.18 и их сопоставление со стандартными временными диаграммами операций Ввод (фиг.11) и Вывод (фиг.12) доказывает, что они полностью удовлетвор ют требовани м стандартных протоколов обмена Q-шины. Из временных диаграмм (фиг.18) видно, что при минимальном времени ожидани  отклика адресуемого пассивного устройства длительность цикла асинхронной one24

0

0

При выполнении операции Ввод, активным устройством, инициализирующим обмен, в сигнальную линию Кввод подшины 18 выставл етс  нулевой сигнал , который через инвертирующий приемник 128 (фиг.7) поступает в сигнальную линию Пввод 34 и обуславливает формирование элементом И 133 ответного сигнала асинхронного обмена и элементом И 134 формирование сигнала выбора направлени  передачи данных через блок 20. Единичный сигнал в линии 49 через элемент ИЛИ 146 (фиг.8), сигнальную линию 53, инвертор 126 поступает на вход выбора направлени  шинного формировател  125 (фиг.7), обеспечива  передачу данных в информационную под- шину 2 канала с выходной шины 21 модул  22 пам ти.По окончании операции Ввод активным устройством сбрасываетс  в 1 управл ющий канальный сигнал Кввод, что приво5 дит к смене направлени  передачи дан- ных через блок 20.

0

5

0

5

0

5

При выполнении канальных операций асинхронного обмена между каким-либо активным устройством и модулем 22 пам ти в режиме пр мого доступа выдача процессором в сигнальные линии 40 и 41 кода операции синхронной записи блокируетс  низким уровнем в линии 74 синхросигнала С4 на элементах И 97 и 98, поскольку в этом случае приостановка генератора 102 осуществл етс  в фазе равенства О синхросигнала С4 (фиг.4). Поэтому при выполнении модулем пам ти операций асинхронного обмена,управл ющие сигналы синхронных операций обмена, формируемые контроллером 33, равны нулю и не оказывают вли ние на формирование управл ющих сигналов элементами ИЛИ блока 46 (фиг.8).

Временные диаграммы функционировани  устройства в режиме асинхронного обмена изображены на фиг.18 и их сопоставление со стандартными временными диаграммами операций Ввод (фиг.11) и Вывод (фиг.12) доказывает, что они полностью удовлетвор ют требовани м стандартных протоколов обмена Q-шины. Из временных диаграмм (фиг.18) видно, что при минимальном времени ожидани  отклика адресуемого пассивного устройства длительность цикла асинхронной oneрации Ввод равна 600 не, а цикла Вывод - 800 не.

Длительность цикла генератора 102 выбираетс  из-за необходимости обес- печени  стандартных временных диаграмм операций асинхронного обмена, так как рассматриваетс  универсальный вариант обращени  процессора по произвольному адресу канала.

Во-первых, необходимо обеспечить удержание адреса в информационной подшине канала в течении 150 не до формировани  активного уровн  управл ющего сигнала КСИА в канале. Во- вторых, формирование сигнала на входе Останов генератора, должно осуществл тьс  до отрицательного фронта синхросигнала С2 генератора, чтобы приостановка генератора произошла в фазе равенства нулю синхросигнала С1 (при использовании в качестве генератора , например, стандартной микросхемы 1804 ГГ1). Поскольку формирование активных уровней сигналов КСИА и Останов прив зано к отрицательному фронту синхросигнала СЗ генератора, то может быть выбран либо стандартный 400 не цикл генератора 1804 ГГ1, либо 350 не цикл генератора с 50 не задержкой формировани  отрицательног фронта синхросигнала СЗ (фиг.15). В случае синхронного режима функционировани  интерфейсного канала, цикл обмена данными процессора 4 и модул  22 пам ти (фиг.13 и 14) вписываетс  в цикл генератора выбранной длительности .

Claims (2)

1. Устройство дл  сопр жени  процессора с пам тью, содержащее два блока приемопередатчиков, два блока усилени , блок управлени  асинхрон- ным режимом канала, группа выходов и синхронизирующий вход которого соеди- Нены соответственно с группой входов и выходом первого блока усилени , вход-выход которого соединен с входом-выходом второго блока усилени , первый и второй выходы которого подключены соответственно к первому информационному и синхронизирующему входам блока формировани  кода операции над байтами данных, второй информационный вход и первый и второй выходы которого соединены соответственно с выходом второго блока приемопередатчиков и первым и вторым информационными входами коммутатора пам ти асинхронного режима пам ти, третьим и четвертым информационными входами соединенного соответственно с третьим и четвертым выходами второго блока усилени , а управл ющим входом - с выходом блока выбора модул  пам ти, синхронизирующий и информационный входы которого подключены соответственно к второму выходу второго блока усилени  и выходу дешифратора адреса пам ти, входом соединенного с выходом второго блока приемопередатчиков, вход-выход которого соединен с канальным входом-выходом первого блока приемопередатчиков , причем информационный вход и выход второго блока приемопередатчиков , второй выход второго блока усилени  и выход блока выбора модул  пам ти  вл ютс  соответствующими входом и выходом устройства дл  подключени  к информационному выходу, адресно-информационному , синхронизирующему и разрешающему входам пам ти информационный вход-выход первого блока приемопередатчиков и выход блока управлени  асинхронным режимом канала  вл ютс  соответственно входом-выходом и выходом устройства дл  подключени  к информационному входу- выходу и первому синхронизирующему входу процессора, управл ющий вход первого блока приемопередатчиков и группа синхронизирующих входов блока управлени  асинхронным режимом канала  вл ютс  группой входов устройства дл  подключени  к группе синхронизирующих выходов процессора, отличающеес  тем, что, с целью повышени  производительности устройства , в него введены блок управлени  синхронным режимом канала, коммутатор пам ти синхронного режима св зи и блок элементов ИЛИ, причем первый и второй выходы блока элементов ИЛИ  вл ютс  соответствующими выходами устройства дл  подключени  к входам адреса байта пам ти, управл ющий вход второго блока приемопередатчиков и вход второго блока усилени  подключит ны соответственно к третьему и четвертому выходам блока элементов ИЛИ, перва  н втора  группы входов которого подключены соответственно к группам выходов коммутаторов пам ти синхронного и асинхронного режимов св зи

с первого по п тый информационные к управл ющий входы коммутатора пам ти синхронного режима св зи соединены соответственно с первым, вторым выходами блока управлени  синхронным режимом канала, вторым и первым выходами блока формировани  кода операции над байками- данных, выходом дешифратора адреса пам ти и вторым выходом второго блока усилени , третий выход и первый и второй синхронизирующие входы блока управлени  си хронным режимом канала соединены соответственно с разрешающим входом и группой выходов блока управлени  асинхронным режимом канала и выходом первого блока приемопередатчиков, вход кода операции и третий выход блока управлени  синхронным режимом канала  вл ютс  соответствующими входом и выходом устройства дл  подключени  к группе синхронизирующих выходов и входу идентификации операции в канале процессора.

2. Устройство по п.1, отличающеес  тем, что блок управлени  синхронным режимом канала содержит триггер, элемент ИЛИ и усилитель , причем вход и первый, второй выходы усилител   вл ютс  соответственно входом кода операции и первым, вторым выходами блока, инверсный выход и вход сброса триггера подключены соответственно к первому входу и выходу элемента ИЛИ, второй вход которого соединен с первым синхронизирующим входом блока и синхровходом триггера, информационный вход и пр мой выход которого  вл ютс  соответственно вторым синхронизирующим входом и третьим выходом блока.

so

n

76

Ч

{

ГО К

el

) ынзле менпан nu,

76

Фал Ч

г

Пассивнее ganpouatlfo Адрес XXAw Ae-:

кои Kttitoa

кап кшт

кг кем

KtNM

кем к влит

6LLISVI

(QKftQ

го

Фиг. 15

72

Г7

Фие.16