JP2000353075A - エラスティックストア回路 - Google Patents
エラスティックストア回路Info
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Abstract
(57)【要約】
【課題】アドレス制御部の回路規模を縮減するエラステ
ィック回路の提供。 【解決手段】２ポートメモリ１３と、読み出しアドレス
発生回路１１と、書き込みアドレス発生回路１２と、前
記読み出しアドレスと前記書き込みアドレスの最下位ビ
ットをそれぞれアップ、ダウン制御信号として入力する
アップダウンカウンタ１５と、アップダウンカウンタの
カウント出力値を予め定められた所定値と比較し、前記
読み出しアドレスと前記書き込みアドレスの初期化を行
なうための条件に該当する場合、前記読み出しアドレス
発生回路と前記書き込みアドレス発生回路に対してイニ
シャライズ信号２３、及びアラーム信号２４を出力する
距離検出部１６と、を備える。
ィック回路の提供。 【解決手段】２ポートメモリ１３と、読み出しアドレス
発生回路１１と、書き込みアドレス発生回路１２と、前
記読み出しアドレスと前記書き込みアドレスの最下位ビ
ットをそれぞれアップ、ダウン制御信号として入力する
アップダウンカウンタ１５と、アップダウンカウンタの
カウント出力値を予め定められた所定値と比較し、前記
読み出しアドレスと前記書き込みアドレスの初期化を行
なうための条件に該当する場合、前記読み出しアドレス
発生回路と前記書き込みアドレス発生回路に対してイニ
シャライズ信号２３、及びアラーム信号２４を出力する
距離検出部１６と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、エラスティックス
トア回路に関し、特に、書き込みアドレスと読み出しア
ドレスのアドレス制御技術に関する。
トア回路に関し、特に、書き込みアドレスと読み出しア
ドレスのアドレス制御技術に関する。
【０００２】
【従来の技術】デジタルデータ伝送システムの高速化、
高機能化の要求に伴い、データの速度変換あるいは遅延
調整などを行うためのエラスティックメモリ回路にも、
高速化、高機能化が要求されている。このため、入力ポ
ートと出力ポートが独立したデュアルポート（２ポー
ト）メモリを備えたエラスティックメモリ回路が用いら
れている。
高機能化の要求に伴い、データの速度変換あるいは遅延
調整などを行うためのエラスティックメモリ回路にも、
高速化、高機能化が要求されている。このため、入力ポ
ートと出力ポートが独立したデュアルポート（２ポー
ト）メモリを備えたエラスティックメモリ回路が用いら
れている。
【０００３】２ポートメモリを備えたエラスティックメ
モリ回路においては、書き込み動作と読み出し動作はそ
れぞれ独立したクロックにより行われるため、それぞれ
のクロックの位相のずれに起因する読み出しアドレスの
書き込みアドレスの接近を事前に検出して、読み出しア
ドレスが書き込みアドレスを追い越さないように補正す
る制御が必要とされる。
モリ回路においては、書き込み動作と読み出し動作はそ
れぞれ独立したクロックにより行われるため、それぞれ
のクロックの位相のずれに起因する読み出しアドレスの
書き込みアドレスの接近を事前に検出して、読み出しア
ドレスが書き込みアドレスを追い越さないように補正す
る制御が必要とされる。
【０００４】図３は、従来のエラスティックストア回路
の構成の一例を示すブロック図である。図３を参照する
と、２ポートメモリ１３と、読み出しアドレス発生回路
１１と、書き込みアドレス発生回路１２と、減算器２６
と、距離検出器２７とを備えて構成されている。
の構成の一例を示すブロック図である。図３を参照する
と、２ポートメモリ１３と、読み出しアドレス発生回路
１１と、書き込みアドレス発生回路１２と、減算器２６
と、距離検出器２７とを備えて構成されている。
【０００５】読み出しアドレス発生回路１１は、２ポー
トメモリ１３の不図示の出力ポートより出力すべきデー
タが蓄積されている２ポートメモリ１３内のアドレスを
指定するための読み出しアドレス２１を生成する。
トメモリ１３の不図示の出力ポートより出力すべきデー
タが蓄積されている２ポートメモリ１３内のアドレスを
指定するための読み出しアドレス２１を生成する。
【０００６】書き込みアドレス発生回路１２は２ポート
メモリ１３の不図示の入力ポートから入力するデータを
蓄積する２ポートメモリ１３内のアドレスを指定するた
めの書き込みアドレス２２を生成する。
メモリ１３の不図示の入力ポートから入力するデータを
蓄積する２ポートメモリ１３内のアドレスを指定するた
めの書き込みアドレス２２を生成する。
【０００７】読み出しアドレス２１と書き込みアドレス
２２は、それぞれ、２ポートメモリ１３と減算器１５に
接続されている。
２２は、それぞれ、２ポートメモリ１３と減算器１５に
接続されている。
【０００８】減算器２６は、２ポートメモリ１３に送出
される読み出しアドレス２１と書き込みアドレス２２と
を入力し、読み出しアドレス値と書き込みアドレス値を
減算することにより、両アドレスの距離を算出する。
される読み出しアドレス２１と書き込みアドレス２２と
を入力し、読み出しアドレス値と書き込みアドレス値を
減算することにより、両アドレスの距離を算出する。
【０００９】減算器２６での減算結果は、距離検出部２
７に伝達され、距離検出部２７では、減算結果から、読
み出しアドレス値と書き込みアドレス値の距離が予め定
められた規定値に達したことを検出すると、イニシャラ
イズ信号２３を読み出しアドレス発生回路１１と書き込
みアドレス発生回路１２に対して送出し、これらの回路
を初期状態に設定する。
７に伝達され、距離検出部２７では、減算結果から、読
み出しアドレス値と書き込みアドレス値の距離が予め定
められた規定値に達したことを検出すると、イニシャラ
イズ信号２３を読み出しアドレス発生回路１１と書き込
みアドレス発生回路１２に対して送出し、これらの回路
を初期状態に設定する。
【００１０】イニシャライズ信号を受けて、初期状態に
設定された読み出しアドレス発生回路１１と書き込みア
ドレス発生回路１２では、読み出しアドレス２１と書き
込みアドレス２２を初期の状態に戻し、これにより、両
アドレスの距離は最大値に戻る。
設定された読み出しアドレス発生回路１１と書き込みア
ドレス発生回路１２では、読み出しアドレス２１と書き
込みアドレス２２を初期の状態に戻し、これにより、両
アドレスの距離は最大値に戻る。
【００１１】また、このとき距離検出部２７は、読み出
しアドレス値と書き込みアドレス値の距離が予め定めら
れた規定値に達したことを検出すると、アラーム信号２
４を不図示のアラーム受信部に送出して、両アドレスの
接近と初期設定が行われたことを通知する。
しアドレス値と書き込みアドレス値の距離が予め定めら
れた規定値に達したことを検出すると、アラーム信号２
４を不図示のアラーム受信部に送出して、両アドレスの
接近と初期設定が行われたことを通知する。
【００１２】
【発明が解決しようとする課題】上記した従来のエラス
ティックストア回路においては、読み出しアドレスと書
き込みアドレスの距離の接近を検出するための回路とし
て、読み出しアドレスと書き込みアドレスを減算する減
算器が必要とされており、このため回路規模の縮減を困
難としている。
ティックストア回路においては、読み出しアドレスと書
き込みアドレスの距離の接近を検出するための回路とし
て、読み出しアドレスと書き込みアドレスを減算する減
算器が必要とされており、このため回路規模の縮減を困
難としている。
【００１３】特に、２ポートメモリのアドレスが増大す
ると、読み出しアドレスと書き込みアドレスを減算する
減算器のビット長が長くなり回路規模が増大することに
加えて、エラスティックメモリの高速化に対応して、減
算器にも、高速演算処理が求められる。
ると、読み出しアドレスと書き込みアドレスを減算する
減算器のビット長が長くなり回路規模が増大することに
加えて、エラスティックメモリの高速化に対応して、減
算器にも、高速演算処理が求められる。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、読み出しアドレ
ス発生回路と書き込みアドレス発生回路のアドレスを制
御する回路の回路規模を縮減するエラスティック回路を
提供することにある。
てなされたものであって、その目的は、読み出しアドレ
ス発生回路と書き込みアドレス発生回路のアドレスを制
御する回路の回路規模を縮減するエラスティック回路を
提供することにある。
【００１５】また本発明の他の目的は、メモリの深さ
（アドレス値の大きさ）に依存せず、同じ回路規模で実
現することができるエラスティック回路を提供すること
にある。
（アドレス値の大きさ）に依存せず、同じ回路規模で実
現することができるエラスティック回路を提供すること
にある。
【００１６】
【課題を解決するための手段】前記目的を達成する本発
明は、２ポートメモリの読み出しアドレスの所定ビット
と書き込みアドレスの所定ビットのうち一方をカウント
アップ制御信号、他方をカウントダウン制御信号として
入力するアップダウンカウンタを備え、前記アップダウ
ンカウンタのカウンタ出力値を監視し該カウンタ出力値
が予め定められた所定値に達した場合、前記読み出しア
ドレスと前記書き込みアドレスを初期化するように制御
する手段を備えたことを特徴とする。
明は、２ポートメモリの読み出しアドレスの所定ビット
と書き込みアドレスの所定ビットのうち一方をカウント
アップ制御信号、他方をカウントダウン制御信号として
入力するアップダウンカウンタを備え、前記アップダウ
ンカウンタのカウンタ出力値を監視し該カウンタ出力値
が予め定められた所定値に達した場合、前記読み出しア
ドレスと前記書き込みアドレスを初期化するように制御
する手段を備えたことを特徴とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、入
力ポートに入力されたデータを蓄積し出力ポートから出
力する２ポートメモリ（１３）と、２ポートメモリ（１
３）からデータを読み出すための読み出しアドレス（２
１）を生成する読み出しアドレス発生回路（１１）と、
２ポートメモリ（１３）にデータを書き込むための書き
込みアドレス（２２）を生成する書き込みアドレス発生
回路（１２）と、読み出しアドレス（２１）と書き込み
アドレス（２２）の最下位ビット（ＬＳＢ）のうちの一
方をアップカウント制御信号、他方をダウンカウント制
御信号として入力するアップダウンカウンタ（１５）
と、アップダウンカウンタ（１５）のカウンタ出力値を
予め定められた所定値と比較し、読み出しアドレスと書
き込みアドレスとの距離差が、読み出しアドレスと書き
込みアドレスの初期化を行なうための条件に該当する否
かを判定し、該条件に該当する場合、読み出しアドレス
発生回路と書き込みアドレス発生回路とに対してそれぞ
れ初期化を行なうように、イニシャライズ信号（２３）
を出力する距離検出部（１６）と、を備え、読み出しア
ドレス発生回路（１１）と書き込みアドレス発生回路
（１２）はイニシャライズ信号（２３）を受けてそれぞ
れ読み出しアドレスと書き込みアドレスの初期化を行な
う。
する。本発明は、その好ましい実施の形態において、入
力ポートに入力されたデータを蓄積し出力ポートから出
力する２ポートメモリ（１３）と、２ポートメモリ（１
３）からデータを読み出すための読み出しアドレス（２
１）を生成する読み出しアドレス発生回路（１１）と、
２ポートメモリ（１３）にデータを書き込むための書き
込みアドレス（２２）を生成する書き込みアドレス発生
回路（１２）と、読み出しアドレス（２１）と書き込み
アドレス（２２）の最下位ビット（ＬＳＢ）のうちの一
方をアップカウント制御信号、他方をダウンカウント制
御信号として入力するアップダウンカウンタ（１５）
と、アップダウンカウンタ（１５）のカウンタ出力値を
予め定められた所定値と比較し、読み出しアドレスと書
き込みアドレスとの距離差が、読み出しアドレスと書き
込みアドレスの初期化を行なうための条件に該当する否
かを判定し、該条件に該当する場合、読み出しアドレス
発生回路と書き込みアドレス発生回路とに対してそれぞ
れ初期化を行なうように、イニシャライズ信号（２３）
を出力する距離検出部（１６）と、を備え、読み出しア
ドレス発生回路（１１）と書き込みアドレス発生回路
（１２）はイニシャライズ信号（２３）を受けてそれぞ
れ読み出しアドレスと書き込みアドレスの初期化を行な
う。
【００１８】本発明は、その好ましい実施の形態におい
て、距離検出部（１６）は、アップダウンカウンタ（１
５）のカウンタ出力値が予め定められた所定の下限値
（最小値）に達したことを検出する第１の検出手段（１
６１）を備え、アップダウンカウンタのカウンタ出力値
が下限値に達した場合、イニシャライズ信号、必要に応
じてアラーム信号（２４）を出力する。またアップダウ
ンカウンタ（１５）のカウンタ出力値が予め定められた
所定の上限値に達したことを検出する第２の検出手段
（１６２）を備え、第１、第２の検出手段（１６１、１
７２）のいずれか一方から検出信号が出力された場合、
イニシャライズ信号、アラーム信号（２４）を出力する
手段（１６３）を備える。
て、距離検出部（１６）は、アップダウンカウンタ（１
５）のカウンタ出力値が予め定められた所定の下限値
（最小値）に達したことを検出する第１の検出手段（１
６１）を備え、アップダウンカウンタのカウンタ出力値
が下限値に達した場合、イニシャライズ信号、必要に応
じてアラーム信号（２４）を出力する。またアップダウ
ンカウンタ（１５）のカウンタ出力値が予め定められた
所定の上限値に達したことを検出する第２の検出手段
（１６２）を備え、第１、第２の検出手段（１６１、１
７２）のいずれか一方から検出信号が出力された場合、
イニシャライズ信号、アラーム信号（２４）を出力する
手段（１６３）を備える。
【００１９】このように、本発明によれば、２ポートメ
モリを備え、読み出しアドレスと書き込みアドレスの接
近を検出した際に、読み出しアドレスと書き込みアドレ
スを補正するアドレス制御回路において、読み出しアド
レスと書き込みアドレスの距離差を検出するための手段
として、読み出しアドレスと書き込みアドレスの最下位
ビットでアップ／ダウン制御されるアップダウンカウン
タを備えたことにより、減算器を用いた従来の回路と比
べて、回路規模に縮減を実現している。
モリを備え、読み出しアドレスと書き込みアドレスの接
近を検出した際に、読み出しアドレスと書き込みアドレ
スを補正するアドレス制御回路において、読み出しアド
レスと書き込みアドレスの距離差を検出するための手段
として、読み出しアドレスと書き込みアドレスの最下位
ビットでアップ／ダウン制御されるアップダウンカウン
タを備えたことにより、減算器を用いた従来の回路と比
べて、回路規模に縮減を実現している。
【００２０】また、本発明によれば、読み出しアドレス
と書き込みアドレスの距離差をカウンタ値として認識す
ることにより、そのカウンタ値が予め定めた規定値に達
したことを検出することで、両アドレスの接近を検出
し、アラーム信号を出力し、読み出しアドレスと書き込
みアドレスを補正する。
と書き込みアドレスの距離差をカウンタ値として認識す
ることにより、そのカウンタ値が予め定めた規定値に達
したことを検出することで、両アドレスの接近を検出
し、アラーム信号を出力し、読み出しアドレスと書き込
みアドレスを補正する。
【００２１】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本発明の一実施例は、２ポ
ートメモリ１３と、読み出しアドレス発生回路１１と、
書き込みアドレス発生回路１２と、アップダウンカウン
タ１５と、距離検出部１６とを備えて構成されている。
に説明する。図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本発明の一実施例は、２ポ
ートメモリ１３と、読み出しアドレス発生回路１１と、
書き込みアドレス発生回路１２と、アップダウンカウン
タ１５と、距離検出部１６とを備えて構成されている。
【００２２】読み出しアドレス発生回路１１は、２ポー
トメモリ１３の不図示の出力ポートより出力すべきデー
タが蓄積されている２ポートメモリ１３内のアドレスを
指定する読み出しアドレス２１を生成する。
トメモリ１３の不図示の出力ポートより出力すべきデー
タが蓄積されている２ポートメモリ１３内のアドレスを
指定する読み出しアドレス２１を生成する。
【００２３】書き込みアドレス発生回路１２は、２ポー
トメモリ１３の不図示の入力ポートから入力するデータ
を蓄積する２ポートメモリ１３内のアドレスを指定する
書き込みアドレス２２を生成する。
トメモリ１３の不図示の入力ポートから入力するデータ
を蓄積する２ポートメモリ１３内のアドレスを指定する
書き込みアドレス２２を生成する。
【００２４】読み出しアドレス発生回路１１から出力さ
れる読み出しアドレス２１は、２ポートメモリ１３に接
続されており、また読み出しアドレス２１の最下位ビッ
ト２１１はアップダウンカウンタ１５に接続されてい
る。
れる読み出しアドレス２１は、２ポートメモリ１３に接
続されており、また読み出しアドレス２１の最下位ビッ
ト２１１はアップダウンカウンタ１５に接続されてい
る。
【００２５】また、書き込みアドレス発生回路１２から
出力される書き込みアドレス２２は２ポートメモリ１３
に接続されており、また書き込みアドレス２２の最下位
ビット２２１はアップダウンカウンタ１５に接続されて
いる。
出力される書き込みアドレス２２は２ポートメモリ１３
に接続されており、また書き込みアドレス２２の最下位
ビット２２１はアップダウンカウンタ１５に接続されて
いる。
【００２６】アップダウンカウンタ１５は、初期設定時
に、２ポートメモリ１３のアドレス値の約半分となる理
想距離の半分の値が初期値としてロードされ、書き込み
アドレス２２の最下位ビット２２１をカウントアップ指
示信号として入力し、読み出しアドレス２１の最下位ビ
ット２１１をカウントダウン指示信号として入力し、両
アドレスの距離をカウンタ出力値として出力する。
に、２ポートメモリ１３のアドレス値の約半分となる理
想距離の半分の値が初期値としてロードされ、書き込み
アドレス２２の最下位ビット２２１をカウントアップ指
示信号として入力し、読み出しアドレス２１の最下位ビ
ット２１１をカウントダウン指示信号として入力し、両
アドレスの距離をカウンタ出力値として出力する。
【００２７】すなわちアップダウンカウンタ１５は、カ
ウントアップ指示信号が入力されると（例えば書き込み
アドレス２２の最下位ビット２２１の０から１への遷移
エッジで）、１カウントアップし、カウントダウン指示
信号が入力されると（例えば読み出しアドレス２１の最
下位ビット２１１の０から１への遷移エッジで）、１カ
ウントダウンする。
ウントアップ指示信号が入力されると（例えば書き込み
アドレス２２の最下位ビット２２１の０から１への遷移
エッジで）、１カウントアップし、カウントダウン指示
信号が入力されると（例えば読み出しアドレス２１の最
下位ビット２１１の０から１への遷移エッジで）、１カ
ウントダウンする。
【００２８】アップダウンカウンタ１５のカウンタ出力
値が予め定められた最小規定値、あるいは最大規定値に
達したことを検出すると、イニシャライズ信号２３を、
読み出しアドレス発生回路１１と書き込みアドレス発生
回路１２に対して送出し、読み出しアドレス発生回路１
１と書き込みアドレス発生回路１２を初期状態に設定す
る。
値が予め定められた最小規定値、あるいは最大規定値に
達したことを検出すると、イニシャライズ信号２３を、
読み出しアドレス発生回路１１と書き込みアドレス発生
回路１２に対して送出し、読み出しアドレス発生回路１
１と書き込みアドレス発生回路１２を初期状態に設定す
る。
【００２９】イニシャライズ信号２３を受け、初期状態
に設定された読み出しアドレス発生回路１１と書き込み
アドレス発生回路１２では、生成する読み出しアドレス
と書き込みアドレスを、ともに初期の状態に戻し、両ア
ドレスの距離は最大値に戻る。
に設定された読み出しアドレス発生回路１１と書き込み
アドレス発生回路１２では、生成する読み出しアドレス
と書き込みアドレスを、ともに初期の状態に戻し、両ア
ドレスの距離は最大値に戻る。
【００３０】かかる構成により、書き込みデータと読み
出しデータの速度差／位相差が大きく無い場合には、ア
ップダウンカウンタ１５のカウンタ出力値は、ロード値
に近い値を維持することになる。
出しデータの速度差／位相差が大きく無い場合には、ア
ップダウンカウンタ１５のカウンタ出力値は、ロード値
に近い値を維持することになる。
【００３１】本発明の一実施例においては、読み出しア
ドレス２１と書き込みアドレス２２の最下位ビットをカ
ウントアップ／ダウン指示信号に用いているので、アッ
プダウンカウンタ１５は、２アドレス変化したときに、
１カウントアップ／ダウンすることになる。すなわち、
アドレス信号の最下位ビットは、アドレス値の偶奇の変
化に伴い０、１、０、１と変化し、すなわちアドレスが
２つ変化したした場合に１つカウントアップ／ダウンす
る。
ドレス２１と書き込みアドレス２２の最下位ビットをカ
ウントアップ／ダウン指示信号に用いているので、アッ
プダウンカウンタ１５は、２アドレス変化したときに、
１カウントアップ／ダウンすることになる。すなわち、
アドレス信号の最下位ビットは、アドレス値の偶奇の変
化に伴い０、１、０、１と変化し、すなわちアドレスが
２つ変化したした場合に１つカウントアップ／ダウンす
る。
【００３２】アップダウンカウンタ１５は、読み出しア
ドレス２１と書き込みアドレス２２の両アドレスの最下
位ビットのみを使用しているので、アドレス全てを比較
する減算器に比べて、回路規模を小さくすることができ
る。
ドレス２１と書き込みアドレス２２の両アドレスの最下
位ビットのみを使用しているので、アドレス全てを比較
する減算器に比べて、回路規模を小さくすることができ
る。
【００３３】また、２ポートメモリ１３のメモリ容量が
増大し、アドレス値が大きくなった場合でも、同じ回路
構成で対応することができることから、アドレス幅が大
きい場合には特に有効である。
増大し、アドレス値が大きくなった場合でも、同じ回路
構成で対応することができることから、アドレス幅が大
きい場合には特に有効である。
【００３４】なお、書き込みアドレスの最下位ビットを
カウントダウン指示信号、読み出しアドレスの最下位ビ
ットをカウントアップ指示信号としても用いてもよい。
カウントダウン指示信号、読み出しアドレスの最下位ビ
ットをカウントアップ指示信号としても用いてもよい。
【００３５】本発明の一実施例の動作について説明す
る。
る。
【００３６】以下では、一例として、２ポートメモリ１
３のアドレスを０〜１２７、イニシャライズが行われる
条件として、読み出しアドレスと書き込みアドレスとの
距離差を「８」とする。
３のアドレスを０〜１２７、イニシャライズが行われる
条件として、読み出しアドレスと書き込みアドレスとの
距離差を「８」とする。
【００３７】このとき設定するイニシャライズ条件のア
ドレス距離差は、各エラスティックストア回路における
読み出しと書き込みの位相差により両アドレスが接近す
るであろうアドレスを予測して設定する。
ドレス距離差は、各エラスティックストア回路における
読み出しと書き込みの位相差により両アドレスが接近す
るであろうアドレスを予測して設定する。
【００３８】読み出しアドレスと書き込みアドレスのア
ドレス値の距離の差の検出は、常に両アドレスの距離差
を認識しているので、ぎりぎりの値に設定してもよい。
ただし、読み出し側／書き込み側（読み出しアドレス発
生回路１１／書き込みアドレス発生回路１２）に、それ
ぞれ、読み出しイネーブル信号、及び書き込みイネーブ
ル信号が入力され、イネーブル信号がそれぞれアクティ
ブのときに、読み出し、書き込み動作が行われる構成の
場合には、このイネーブル信号によるアドレス距離差
（イネーブル信号がアクティブ間のアドレス変化による
距離差）の増減を考慮に入れる必要が有る。
ドレス値の距離の差の検出は、常に両アドレスの距離差
を認識しているので、ぎりぎりの値に設定してもよい。
ただし、読み出し側／書き込み側（読み出しアドレス発
生回路１１／書き込みアドレス発生回路１２）に、それ
ぞれ、読み出しイネーブル信号、及び書き込みイネーブ
ル信号が入力され、イネーブル信号がそれぞれアクティ
ブのときに、読み出し、書き込み動作が行われる構成の
場合には、このイネーブル信号によるアドレス距離差
（イネーブル信号がアクティブ間のアドレス変化による
距離差）の増減を考慮に入れる必要が有る。
【００３９】本発明の一実施例においては、カウントア
ップ指示信号、カウントダウン指示信号に、書き込みア
ドレスと読み出しアドレスの最下位ビットを使用してい
るため、アップダウンカウンタ１５は、２アドレスに１
回アップカウントあるいはダウンカウントするので、カ
ウンタ出力値で１に設定することにより、アドレス距離
差としては「２」を最小値に設定することも可能であ
る。
ップ指示信号、カウントダウン指示信号に、書き込みア
ドレスと読み出しアドレスの最下位ビットを使用してい
るため、アップダウンカウンタ１５は、２アドレスに１
回アップカウントあるいはダウンカウントするので、カ
ウンタ出力値で１に設定することにより、アドレス距離
差としては「２」を最小値に設定することも可能であ
る。
【００４０】まず、初期状態においては、両アドレスは
最大距離となるように設定され、例えば読み出しアドレ
スを０番地、書き込みアドレスを６４番地に設定する。
最大距離となるように設定され、例えば読み出しアドレ
スを０番地、書き込みアドレスを６４番地に設定する。
【００４１】アップダウンカウンタ１５には、理想距離
「６４」の半分の「３２」をロードする。
「６４」の半分の「３２」をロードする。
【００４２】イニシャライズ条件としては、８÷２=
４、３２−４=２８から、最小条件＝４と最大条件＝２
８に設定する。
４、３２−４=２８から、最小条件＝４と最大条件＝２
８に設定する。
【００４３】図２は、本発明の一実施例におけるアップ
ダウンカウンタ１５と距離検出部１６の構成を示す図で
ある。図２を参照すると、読み出しアドレス２１の最下
位ビット２１１は、アップダウンカウンタ１５のカウン
トアップ（ＵＰ）制御端子、書き込みアドレス２２の最
下位ビット２２１はカウントダウン（ＤＯＷＮ）制御端
子に接続され、アップダウンカウンタ１５のカウンタ出
力は、距離検出部１６に入力される。
ダウンカウンタ１５と距離検出部１６の構成を示す図で
ある。図２を参照すると、読み出しアドレス２１の最下
位ビット２１１は、アップダウンカウンタ１５のカウン
トアップ（ＵＰ）制御端子、書き込みアドレス２２の最
下位ビット２２１はカウントダウン（ＤＯＷＮ）制御端
子に接続され、アップダウンカウンタ１５のカウンタ出
力は、距離検出部１６に入力される。
【００４４】距離検出部１６は、アップダウンカウンタ
１５のカウンタ出力を入力とする最小条件デコード部１
６１と、及び最大条件デコード部１６２を備え、最小条
件デコード部１６１と、最大条件デコード部１６２の出
力の論理和をとり、アラーム信号２４を出力するＯＲ回
路１６３とを備えている。距離検出部１６において、Ｏ
Ｒ回路１６３から出力されるアラーム信号２４と同一の
信号をイニシャライズ信号２３（図１参照）として出力
する構成としてもよい。
１５のカウンタ出力を入力とする最小条件デコード部１
６１と、及び最大条件デコード部１６２を備え、最小条
件デコード部１６１と、最大条件デコード部１６２の出
力の論理和をとり、アラーム信号２４を出力するＯＲ回
路１６３とを備えている。距離検出部１６において、Ｏ
Ｒ回路１６３から出力されるアラーム信号２４と同一の
信号をイニシャライズ信号２３（図１参照）として出力
する構成としてもよい。
【００４５】アップダウンカウンタ１５は、初期状態で
「３２」をロードし、書き込みアドレス最下位ビット２
２１をカウントアップ指示信号、読み出しアドレス最下
位ビット２１１をカウントダウン指示信号として受け
る。
「３２」をロードし、書き込みアドレス最下位ビット２
２１をカウントアップ指示信号、読み出しアドレス最下
位ビット２１１をカウントダウン指示信号として受け
る。
【００４６】最下位ビットをそのまま制御信号として用
いているので、書き込みアドレス２２が２増えて、最下
位ビットが０から１と立ち上がりエッジが見えた所で、
１つカウントアップする。
いているので、書き込みアドレス２２が２増えて、最下
位ビットが０から１と立ち上がりエッジが見えた所で、
１つカウントアップする。
【００４７】読み出しアドレス２１が２増えて、最下位
ビットが０から１と立ち上がりエッジが見えた所で１つ
カウントダウンする。
ビットが０から１と立ち上がりエッジが見えた所で１つ
カウントダウンする。
【００４８】このように、本発明の一実施例において
は、アップダウンカウンタ１５のカウンタ出力値は、読
み出しアドレスの書き込みアドレスの距離の半分の値か
ら、カウントアップ／ダウンされる。
は、アップダウンカウンタ１５のカウンタ出力値は、読
み出しアドレスの書き込みアドレスの距離の半分の値か
ら、カウントアップ／ダウンされる。
【００４９】ここでは、読み出しアドレスと書き込みア
ドレスのイニシャライズ条件を「８」と設定しているの
で、その半分で「４」を最小条件とし、３２−４＝２８
から「２８」を最大条件とし、それぞれ最小条件デコー
ド部１６１と最大条件デコード部１６２でデコードす
る。
ドレスのイニシャライズ条件を「８」と設定しているの
で、その半分で「４」を最小条件とし、３２−４＝２８
から「２８」を最大条件とし、それぞれ最小条件デコー
ド部１６１と最大条件デコード部１６２でデコードす
る。
【００５０】最小条件デコード部１６１又は最大条件デ
コード部１６２で、４あるいは２８を検出した場合は、
最小条件デコード部１６１と最大条件デコード部１６２
の出力の論理和をとるＯＲ回路１６３からアラーム信号
２４を出力する。
コード部１６２で、４あるいは２８を検出した場合は、
最小条件デコード部１６１と最大条件デコード部１６２
の出力の論理和をとるＯＲ回路１６３からアラーム信号
２４を出力する。
【００５１】具体例として、読み出しアドレス２１が
「４８」で書き込みアドレス２２が「３２」と、書き込
みアドレス２２が読み出しアドレス２１に追いついてき
た場合について説明する。
「４８」で書き込みアドレス２２が「３２」と、書き込
みアドレス２２が読み出しアドレス２１に追いついてき
た場合について説明する。
【００５２】このとき、読み出しアドレス２１が「４
８」ということは、４８÷２=２４回のカウントアップ
操作がアップダウンカウンタ１５で行われ、また書き込
みアドレスが「３２」ということから、（３２＋６４）
÷２=４８回のカウントダウン操作が実行されたことに
なる。
８」ということは、４８÷２=２４回のカウントアップ
操作がアップダウンカウンタ１５で行われ、また書き込
みアドレスが「３２」ということから、（３２＋６４）
÷２=４８回のカウントダウン操作が実行されたことに
なる。
【００５３】よって、アップダウンカウンタ１５のカウ
ンタ出力値は、３２＋２４−４８＝８となる。
ンタ出力値は、３２＋２４−４８＝８となる。
【００５４】この場合、イニシャライズ条件には該当し
ないため、そのまま正常に動作する。
ないため、そのまま正常に動作する。
【００５５】更に、書き込みアドレス２２が読み出しア
ドレス２１に追いつき、読み出しアドレスが「６０」、
書き込みアドレスが「５２」と距離差が８以内になる
と、アップダウンカウンタ１５のカウンタ出力値は
「４」を示し、イニシャライズ条件に該当するため、距
離検出部１６においてエラー状態と判断し、イニシャラ
イズ信号２３を送出し、読み出しアドレス発生回路１１
と書き込みアドレス発生回路１２を初期状態へもどす。
また、距離検出部１６はアラーム信号２４を送出する。
ドレス２１に追いつき、読み出しアドレスが「６０」、
書き込みアドレスが「５２」と距離差が８以内になる
と、アップダウンカウンタ１５のカウンタ出力値は
「４」を示し、イニシャライズ条件に該当するため、距
離検出部１６においてエラー状態と判断し、イニシャラ
イズ信号２３を送出し、読み出しアドレス発生回路１１
と書き込みアドレス発生回路１２を初期状態へもどす。
また、距離検出部１６はアラーム信号２４を送出する。
【００５６】この距離検出部１６を構成する論理回路は
上述のＯＲ回路に限定されるものでなく、他の論理回路
の組み合わせ構成によるものでもよい。
上述のＯＲ回路に限定されるものでなく、他の論理回路
の組み合わせ構成によるものでもよい。
【００５７】なお、図２において、ＯＲ回路１６３から
アラーム信号２４が出力される構成とされているが、Ｏ
Ｒ回路１６３からイニシャライズ信号２３及びアラーム
信号２４を出力する構成としてもよいことは勿論であ
る。
アラーム信号２４が出力される構成とされているが、Ｏ
Ｒ回路１６３からイニシャライズ信号２３及びアラーム
信号２４を出力する構成としてもよいことは勿論であ
る。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
読み出しアドレスと書き込みアドレスの接近を判断する
回路として、読み出しアドレスと書き込みアドレスの最
下位ビットでアップダウンカウントされるアップダウン
カウンタを備え、カウンタ出力値から、読み出しアドレ
スと書き込みアドレスの初期化条件に該当するか否かを
判定する構成としたことにより、エラスティック回路の
アドレス制御部の回路規模を縮減することができる、と
いう効果を奏する。
読み出しアドレスと書き込みアドレスの接近を判断する
回路として、読み出しアドレスと書き込みアドレスの最
下位ビットでアップダウンカウントされるアップダウン
カウンタを備え、カウンタ出力値から、読み出しアドレ
スと書き込みアドレスの初期化条件に該当するか否かを
判定する構成としたことにより、エラスティック回路の
アドレス制御部の回路規模を縮減することができる、と
いう効果を奏する。
【００５９】また本発明によれば、アドレスの距離検出
には最下位ビットのみを使用するので、メモリの深さ
（アドレス値の大きさ）に依存せず、同じ回路規模で実
現することができる。
には最下位ビットのみを使用するので、メモリの深さ
（アドレス値の大きさ）に依存せず、同じ回路規模で実
現することができる。
【００６０】さらに、本発明によれば、両アドレスの最
下位ビットをアップダウンカウンタに入力しているた
め、アップダウンカウンタの動作スピードは、読み出し
／書き込みクロックの半分で済むことになり、低消費電
力化にも貢献する。
下位ビットをアップダウンカウンタに入力しているた
め、アップダウンカウンタの動作スピードは、読み出し
／書き込みクロックの半分で済むことになり、低消費電
力化にも貢献する。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の詳細構成を示す図である。
【図３】従来のエラスティック回路の構成の一例を示す
図である。
図である。
１１ 読み出しアドレス発生回路 １２ 書き込みアドレス発生回路 １３ ２ポートメモリ １５ アップダウンカウンタ １６ 距離検出部 ２１ 読み出しアドレス ２２ 書き込みアドレス ２３ イニシャライズ信号 ２４ アラーム信号 ２５ 初期値 ２６ 減算器 １６１ 最小条件デコード部 １６２ 最大条件デコード部 １６３ ＯＲ回路 ２１１ 読み出しアドレス最下位ビット ２２２ 書き込みアドレス最下位ビット
Claims (7)
- 【請求項１】２ポートメモリの読み出しアドレスの所定
ビットと書き込みアドレスの所定ビットのうちの一方を
カウントアップ制御信号、他方をカウントダウン制御信
号としてそれぞれ入力するアップダウンカウンタを備
え、 前記アップダウンカウンタのカウンタ出力値を監視し該
カウンタ出力値が予め定められた所定値に達した場合、
前記読み出しアドレスと前記書き込みアドレスを初期化
するように制御する手段を備えたことを特徴とするエラ
スティックストア回路。 - 【請求項２】前記読み出しアドレスの最下位ビットと前
記書き込みアドレスの最下位ビットのうちの一方を、前
記アップダウンのカウントアップ制御信号として入力
し、他方をカウントダウン制御信号として入力する、こ
とを特徴とする請求項１記載のエラスティックストア回
路。 - 【請求項３】入力ポートから入力されたデータを蓄積し
出力ポートから出力する２ポートメモリと、 前記２ポートメモリからデータを読み出すための読み出
しアドレスを生成する読み出しアドレス発生回路と、 前記２ポートメモリにデータを書き込むための書き込み
アドレスを生成する書き込みアドレス発生回路と、 前記読み出しアドレスの最下位ビットと前記書き込みア
ドレスの最下位ビットのうちの一方をアップカウント制
御信号として入力し、他方をダウンカウント制御信号と
して入力するアップダウンカウンタと、 前記アップダウンカウンタのカウンタ出力値を入力し、
前記カウンタ出力値を予め定められた所定値と比較する
ことで、前記読み出しアドレスと前記書き込みアドレス
との距離差が、前記読み出しアドレスと前記書き込みア
ドレスの初期化を行なうための条件に該当する否かを判
定し、前記条件に該当する場合、前記読み出しアドレス
発生回路と前記書き込みアドレス発生回路とに対してそ
れぞれ初期化を行なうように、イニシャライズ信号を出
力する距離検出部と、 を備えたことを特徴とするエラスティックストア回路。 - 【請求項４】前記距離検出部が、前記アップダウンカウ
ンタのカウンタ出力値が予め定められた所定の下限値に
達したことを検出する第１の検出手段を備え、 前記カウンタ出力値が前記下限値に達した場合、前記イ
ニシャライズ信号を出力する、ことを特徴とする請求項
３記載のエラスティックストア回路。 - 【請求項５】前記距離検出部が、前記アップダウンカウ
ンタのカウンタ出力値が予め定められた所定の下限値に
達したことを検出する第１の検出手段と、 前記距離検出部が、前記アップダウンカウンタのカウン
タ出力値が予め定められた所定の上限値に達したことを
検出する第２の検出手段と、 前記第１又は第２の検出手段から前記カウンタ出力値が
前記下限値又は上限値に達したことを示す検出信号が出
力された場合、前記イニシャライズ信号、又は、前記イ
ニシャライズ信号とアラーム信号を出力する手段と、を
備えたことを特徴とする請求項３記載のエラスティック
ストア回路。 - 【請求項６】前記アップダウンカウンタが初期化時に所
定の初期値がロードされる、ことを特徴とする請求項３
記載のエラスティックストア回路。 - 【請求項７】初期化時に、前記書き込みアドレスのアド
レス値と前記読み出しアドレスのアドレス値が、アドレ
スの距離差が許容される距離差の最大となるように設定
され、前記アップダウンカウンタが初期化時に前記距離
差の半分の値が前記初期値としてロードされる、ことを
特徴とする請求項６記載のエラスティックストア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466899A JP3598883B2 (ja) | 1999-06-11 | 1999-06-11 | エラスティックストア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466899A JP3598883B2 (ja) | 1999-06-11 | 1999-06-11 | エラスティックストア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353075A true JP2000353075A (ja) | 2000-12-19 |
| JP3598883B2 JP3598883B2 (ja) | 2004-12-08 |
Family
ID=15797566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16466899A Expired - Fee Related JP3598883B2 (ja) | 1999-06-11 | 1999-06-11 | エラスティックストア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3598883B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021025078A1 (ja) * | 2019-08-06 | 2021-02-11 | 日立オートモティブシステムズ株式会社 | 電子制御装置及びその故障検知方法 |
-
1999
- 1999-06-11 JP JP16466899A patent/JP3598883B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021025078A1 (ja) * | 2019-08-06 | 2021-02-11 | 日立オートモティブシステムズ株式会社 | 電子制御装置及びその故障検知方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3598883B2 (ja) | 2004-12-08 |
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