JP2830931B2

JP2830931B2 - Ｆｉｆｏ回路

Info

Publication number: JP2830931B2
Application number: JP4180063A
Authority: JP
Inventors: 貴弘彦坂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-07-07
Filing date: 1992-07-07
Publication date: 1998-12-02
Anticipated expiration: 2013-12-02
Also published as: JPH0628840A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＦＩＦＯ回路（Ｆｉｒｓ
ｔＩｎＦｉｒｓｔＯｕｔ回路、以下、ＦＩＦＯ回
路と称す）に関し、特に、本発明は、書き込み、読み出
し動作を確実に行うことができ、回路構成の簡単なＦＩ
ＦＯ回路に関するものである。

【０００２】

【従来の技術】従来から、記憶回路と、その記憶回路へ
の書き込みアドレスを定めるライト・ポインタと、その
記憶回路からの読みだしアドレスを定めるリード・ポイ
ンタとを備え、上記ライト・ポインタとリード・ポイン
タの一致／不一致を検出して、記憶回路のフル／エンプ
ティー状態を検出することにより、データの書込み、読
みだしを制御するＦＩＦＯ回路が知られている（例え
ば、特開昭６０−２６２２４２号公報参照）。

【０００３】

【発明が解決しようとする課題】ところで、上記した従
来のＦＩＦＯ回路にあっては、フル／エンプティー状態
を検出する回路が比較的複雑になるとともに、データの
書き込み、読みだしをクロック信号に同期させて行って
いるため、データの書き込み、読みだし時、特に、リー
ド信号、ライト信号が同時に発生した場合等において、
その動作が不安定になるという欠点があった。

【０００４】本発明は上記した従来技術の欠点を改善す
るためになされたものであって、データの書き込み、読
みだしを安定に行うことができ、また、簡単な回路構成
により、記憶回路のフル／エンプティー状態を検出する
ことができるＦＩＦＯ回路を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】図１は本発明の基本構成
図である。上記課題を解決するため、本発明の請求項１
の発明は、複数のデータを記憶するメモリと、メモリが
フル状態でない場合、メモリへのデータの書き込みが完
了したとき１インクリメントするライト・ポインタとメ
モリがエンプティ状態でない場合、メモリからデータの
読みだしが完了したときに１インクリメントするリード
・ポインタと、ライト・ポインタとリード・ポインタの
カウント値に基づきメモリのフル状態およびメモリのエ
ンプティ状態を検出するフル／エンプティ・フラグ作成
回路と、フル／エンプティ・フラグ作成回路がフル状態
を検出していないとき、ライト・ポインタのカウント値
をデコードしてメモリの書き込むべきアドレスへライト
・イネーブル信号を出力し、フル／エンプティ・フラグ
作成回路がフル状態を検出しているとき、ライト・ポイ
ンタのカウント値から１減算した出力をデコードしてメ
モリの書き込むべきアドレスへライト・イネーブル信号
を出力するライト・ポインタ・デコーダと、フル／エン
プティ・フラグ作成回路がエンプティ状態を検出してい
ないとき、リード・ポインタのカウント値に基づきメモ
リから読みだすアドレスを選択し、フル／エンプティ・
フラグ作成回路がエンプティ状態を検出しているとき、
リード・ポインタのカウント値から１減算した値に基づ
きメモリから読みだすアドレスを選択するセレクタとか
らＦＩＦＯ回路を構成したものである。

【０００６】本発明の請求項２の発明は、請求項１の発
明において、フル／エンプティ・フラグ作成回路がフル
状態を検出しているとき、ライト・イネーブル信号を出
力せず、メモへの書き込みを無視するように構成したラ
イト・ポインタ・デコーダを備えたものである。。本発
明の請求項３の発明は、複数のデータを記憶するメモリ
と、メモリがフル状態でない場合、メモリへのデータの
書き込みが完了したとき１インクリメントするライト・
ポインタとメモリがエンプティ状態でない場合、メモリ
からデータの読みだしが完了したときに１インクリメン
トするリード・ポインタと、ライト・ポインタとリード
・ポインタのカウント値に基づきメモリのフル状態およ
びメモリのエンプティ状態を検出するフル／エンプティ
・フラグ作成回路と、ライト・ポインタのカウント値を
デコードして、メモリの書き込むべきアドレスへライト
・イネーブル信号を出力するライト・ポインタ・デコー
ダと、リード・ポインタのカウント値に基づきメモリか
ら読みだすアドレスを選択するセレクタとを備えたＦＩ
ＦＯ回路において、ライト・クロックの前縁でフル・フ
ラグをラッチし、ライト・クロックの後縁でライト・ポ
インタを動作させるライト・ポインタを設けたものであ
る。

【０００７】本発明の請求項４の発明は、複数のデータ
を記憶するメモリと、メモリがフル状態でない場合、メ
モリへのデータの書き込みが完了したとき１インクリメ
ントするライト・ポインタとメモリがエンプティ状態で
ない場合、メモリからデータの読みだしが完了したとき
に１インクリメントするリード・ポインタと、ライト・
ポインタとリード・ポインタのカウント値に基づきメモ
リのフル状態およびメモリのエンプティ状態を検出する
フル／エンプティ・フラグ作成回路と、フル／エンプテ
ィ・フラグ作成回路がフル状態を検出していないとき、
ライト・ポインタのカウント値をデコードして、メモリ
の書き込むべきアドレスへライト・イネーブル信号を出
力するライト・ポインタ・デコーダと、フル／エンプテ
ィ・フラグ作成回路がエンプティ状態を検出していない
とき、リード・ポインタのカウント値に基づきメモリか
ら読みだすアドレスを選択するセレクタとを備えたＦＩ
ＦＯ回路において、リード・クロックの前縁でエンプテ
ィ・フラグをラッチし、リード・クロックの後縁でリー
ド・ポインタを動作させるリード・ポインタを設けたも
のである。

【０００８】本発明の請求項５の発明は、請求項１，
２，３または請求項４の発明において、ライト・ポイン
タ・デクリメンタを備え、エンプティ・フラグ作成回路
がフル状態を検出しているとき、ライト・ポインタ・デ
クリメンタがライト・ポインタのカウント値から１減算
した出力を発生し、メモリに記憶された最も新しいデー
タに対して、書き込みデータをオーバー・ライトするよ
うにしたものである。

【０００９】本発明の請求項６の発明は、請求項１，
２，３，４または請求項５の発明において、リード・ポ
インタ・デクリメンタを備え、エンプティ・フラグ作成
回路がエンプティ状態を検出しているとき、リード・ポ
インタ・デクリメンタがリード・ポインタのカウント値
から１減算した出力を発生し、メモリに記憶された最も
新しいデータを読みだすようにしたものである。

【００１０】本発明の請求項７の発明は、請求項１，
２，３，４，５または請求項６の発明において、メモリ
の容量分の状態保持用フリップフロップを持ち、メモリ
へのデータ書き込みがある度にライト・ポインタで示さ
れた位置のフリップフロップを反転させるライト系用フ
リップフロップ群と、メモリの容量分の状態保持用フリ
ップフロップを持ち、メモリからデータ読みだしがある
度にリード・ポインタで示された位置のフリップフロッ
プを反転させるリード系用フリップフロップ群とを備
え、ライト系用フリップフロップ群が保持する状態値と
リード系用フリップフロップ群が保持する状態値の全て
のビットが一致したときエンプティ信号を発生し、ライ
ト系用フリップフロップ群が保持する状態値とリード系
用フリップフロップ群が保持する状態値の全てのビット
が不一致のときフル信号を発生するフル／エンプティ・
フラグ作成回路を設けたものである。

【００１１】本発明の請求項８の発明は、請求項１，
２，３，４，５または請求項６の発明において、ライト
・ポインタおよびリード・ポインタをジョンソン・カウ
ンタより構成し、ライト・ポインタのフリップフロップ
群が保持する状態値とリード・ポインタのフリップフロ
ップ群が保持する状態値の全てのビットが一致したとき
エンプティ信号を発生し、ライト・ポインタのフリップ
フロップ群が保持する状態値とリード・ポインタのフリ
ップフロップ群が保持する状態値の全てのビットが不一
致のときフル信号を発生するフル／エンプティ・フラグ
作成回路を設けたものである。

【００１２】本発明の請求項９の発明は、請求項８の発
明において、ライト・ポインタあるいはリード・ポイン
タを構成するジョンソン・カウンタをＩ1 ないしＩn の
ビットを持つｎビットジョンソン・カウンタとし、ライ
ト・ポインタ・デコーダか出力するイネーブル信号もし
くはセレクタが出力するメモリの選択信号をＳ1 ないし
Ｓn としたとき、ジョンソン・カウンタのＩ1 とＩn
が不一致の場合に、イネーブル信号もしくは選択信号Ｓ
1 を出力し、ジョンソン・カウント値の隣合ったビッ
トＩk とＩk-1 が不一致の場合に、イネーブル信号もし
くは選択信号ＳK （ｎ≧ｋ＞１）を出力するように構成
したライト・ポインタ・デコーダもしくはセレクタを備
えたものである。

【００１３】本発明の請求項１０の発明は、請求項８ま
たは請求項９の発明において、ライト・ポインタあるい
はリード・ポインタを構成するジョンソン・カウンタの
ＬＳＢとＭＳＢが共に「Ｈ」でその他のビットに１ビッ
トでも「Ｌ」がある場合、あるいは、そのＬＳＢとＭＳ
Ｂが共に「Ｌ」でその他のビットに１ビットでも「Ｈ」
がある場合、上記２条件のどちらかが成り立った場合、
もしくは、ジョンソン・カウンタの出力信号より得たＦ
ＩＦＯメモリのセレクト信号が２本以上イネーブル状態
になった場合、異常信号を出力するポインタ・エラー検
出回路を備えたものである。

【００１４】本発明の請求項１１の発明は、請求項１，
２，３，４，５，６，７，８，９または請求項１０の発
明において、メモリに格納されたデータ数を算出する格
納データ数算出回路を備えたものである。

【００１５】

【作用】本発明の請求項１の発明においては、フル／エ
ンプティ・フラグ作成回路がフル状態を検出していると
き、ライト・ポインタのカウント値から１減算した出力
をデコードして、データをメモリに書き込み、フル／エ
ンプティ・フラグ作成回路がエンプティ状態を検出して
いるとき、リード・ポインタのカウント値から１減算し
た値に基づきメモリからデータを読みだしているので、
メモリがフルおよびエンプティ状態のとき、データの書
き込み、読みだしがあっても誤動作することなく確実に
動作が保証される。

【００１６】本発明の請求項２の発明においては、フル
／エンプティ・フラグ作成回路がフル状態を検出してい
るとき、メモへの書き込みを無視するように構成したの
で、メモリがフル状態のとき、データの書き込みがあっ
ても、誤動作することなく確実に動作が保証される。本
発明の請求項３の発明においては、ライト・クロックの
前縁でフル・フラグをラッチし、ライト・クロックの後
縁でライト・ポインタを動作させるように構成したの
で、データの書き込み中に読みだしがあっても正常にデ
ータを書き込むことができる。

【００１７】本発明の請求項４の発明においては、リー
ド・クロックの前縁でエンプティ・フラグをラッチし、
リード・クロックの後縁でリード・ポインタ動作させる
ように構成したので、データの読みだし中にデータの書
き込みがあっても、正常にデータを読みだすことができ
る本発明の請求項５の発明においては、ライト・ポイン
タ・デクリメンタを設け、メモリに記憶された最も新し
いデータに対して、書き込みデータをオーバー・ライト
するするようにしたので、メモリがフル状態のとき、デ
ータの書き込みがあっても誤動作することなく確実な動
作が保証される。

【００１８】本発明の請求項６の発明においては、リー
ド・ポインタ・デクリメンタを設けので、メモリがエン
プティ状態のとき、データの読みだしがあっても誤動作
することなく確実な動作が保証される。本発明の請求項
７の発明においては、フル／エンプティ・フラグ作成回
路を、ライト系用フリップフロップ群と、リード系用フ
リップフロップ群とから構成し、ライト系用フリップフ
ロップ群が保持する状態値とリード系用フリップフロッ
プ群が保持する状態値の全てのビットが一致したときエ
ンプティ信号を発生し、ライト系用フリップフロップ群
が保持する状態値とリード系用フリップフロップ群が保
持する状態値の全てのビットが不一致のときフル信号を
発生するようにしたので、簡単な回路により、メモリの
フル状態、エンプティ状態を検出することができる。

【００１９】本発明の請求項８の発明においては、ライ
ト・ポインタおよびリード・ポインタをジョンソン・カ
ウンタより構成したので、フル／エンプティ・フラグ作
成回路にフリップフロップ群を設ける必要がなく、フル
／エンプティ・フラグ作成回路の構成を簡単にすること
ができる。本発明の請求項９の発明においては、ライト
・ポインタあるいはリード・ポインタをジョンソン・カ
ウンタで構成し、その各ビット値を簡単な論理回路によ
り演算し、イネーブル信号もしくは選択信号を得るよう
にしたので、ライト・ポインタ・デコーダもしくはセレ
クタの構成を簡単にすることができる。

【００２０】本発明の請求項１０の発明においては、ラ
イト・ポインタあるいはリード・ポインタとしてジョン
ソン・カウンタを用いたＦＩＦＯ回路において、ジョン
ソン・カウンタの異常を検出するポインタ・エラー検出
回路を設けたので、ジョンソン・カウンタのカウントが
エラー状態に陥っても正常状態に回復することが可能と
なり、ＦＩＦＯ回路の信頼性を向上することができる。

【００２１】本発明の請求項１１の発明においては、格
納データ数算出回路を設けたので、メモリに格納されて
いるデータ数を知ることが可能となる。

【００２２】

【実施例】図２は本発明の１実施例であるＦＩＦＯ回路
の全体構成を示す図である。同図において、２１は後述
するＦＩＦＯメモリ２３へデータを書き込む際のアドレ
スを示すライト・ポインタであり、Ｎ進カウンタから構
成され、データの書き込みが完了すると、ＦＩＦＯメモ
リがＦＵＬＬ状態でない場合１インクリメントする。こ
のため、ライト・ポインタ２１のカウント値は常に次の
書込み位置を示している。

【００２３】２１ａはライト・ポインタ・デクリメンタ
であり、ライト・ポインタ２１のカウント値より１少な
い出力を発生する。２１ｂはライト・ポインタ・セレク
タであり、後述するＦＵＬＬ／ＥＭＰＴＹフラグ作成回
路２５がＦＵＬＬ信号を出力したとき、ライト・ポイン
タ・デクリメンタ２１ａの出力を選択する。２１ｃはラ
イト・ポインタ・デコーダであり、ライト・ポインタ２
１もしくはライト・ポインタ・デクリメンタ２１ａの出
力をデコードしてライト・イネーブル信号WEN0〜WEN7
（以下、この信号をENと表記する）を出力し、ＦＩＦＯ
メモリ２３の所定のアドレスにデータを書き込み可能と
する。

【００２４】２２は後述するＦＩＦＯメモリ２３からデ
ータを読み出す際のアドレスを示すリード・ポインタで
あり、Ｎ進カウンタから構成され、データの読みだしが
完了すると、ＦＩＦＯメモリがＥＭＰＴＹでない場合１
インクリメントする。このため、リード・ポインタ２２
のカウント値は常に次の読み出し位置を示している。２
２ａはリード・ポインタ・デクリメンタであり、リード
・ポインタ２２のカウント値より１少ない出力を発生す
る。２２ｂはリード・ポインタ・セレクタであり、後述
するＦＵＬＬ／ＥＭＰＴＹフラグ作成回路２５がＥＭＰ
ＴＹ信号を出力したとき、リード・ポインタ・デクリメ
ンタ２２ａの出力を選択する。２２ｃはリード・ポイン
タ・デコーダであり、リード・ポインタ２２もしくはラ
イト・ポインタ・デクリメンタ２２ａの出力をデコード
し、ＦＩＦＯメモリ２３からデータを読み出す際のアド
レスを出力する。

【００２５】２３はＦＩＦＯメモリであり、本実施例で
は、８ワードのデータを記憶するＦＩＦＯメモリが示さ
れている。２４は８：１セレクタであり、ＦＩＦＯメモ
リ２３に記憶されたデータの内、リード・ポインタ・デ
コーダ２２ｃにより選択されたアドレスのデータをリー
ド・データとして出力する。

【００２６】２５はＦＵＬＬ／ＥＭＰＴＹフラグ作成回
路であり、ライト・ポインタ２１のカウント値とリード
・ポインタ２２のカウント値を比較することにより、Ｆ
ＩＦＯメモリ２３がＦＵＬＬ状態かＥＭＰＴＹ状態かを
検出する。２６は格納データ数算出回路であり、ライト
・ポインタ２１のカウント値とリード・ポインタ２２の
カウント値よりＦＩＦＯメモリ２３に格納されているデ
ータ数を算出する。

【００２７】２７はポインタ・エラー検出回路であり、
ライト・ポインタ２１とリード・ポインタ２２のエラー
状態を検出し、ライト・ポインタ２１とリード・ポイン
タ２２をリセットする。次に図２の実施例の動作を説明
する。ライト・データWDATA とともに、ライト・クロッ
クWRが入力されると、ＦＩＦＯメモリ２３がＦＵＬＬ状
態でない場合には、ライト・ポインタ・セレクタ２１ｂ
はライト・ポインタ２１の出力を選択し、ライト・ポイ
ンタ・デコーダ２１ｃに出力する。

【００２８】ライト・ポインタ・デコーダ２１ｃはライ
ト・ポインタ２１の出力をデコードして、ライト・イネ
ーブル信号ENを出力しＦＩＦＯメモリに与える。これに
より、ライト・データWDATA はライト・ポインタ２１が
示すＦＩＦＯメモリ２３のアドレスに書き込まれる。Ｆ
ＩＦＯメモリ２３へのデータの書込みが完了すると、ラ
イト・ポインタ２１は、次のデータ書込み位置を指示す
るため、１インクリメントされる。

【００２９】一方、ＦＵＬＬ／ＥＭＰＴＹフラグ作成回
路２５はライト・ポインタ２１のカウント値とリード・
ポインタ２２のカウント値を比較することにより、ＦＩ
ＦＯメモリ２３がＦＵＬＬ状態かＥＭＰＴＹ状態かを検
出しており、データをＦＩＦＯメモリ２３に書き込むこ
とにより、ＦＩＦＯメモリ２３がＦＵＬＬ状態になる
と、ライト・ポインタ２１はＦＵＬＬ／ＥＭＰＴＹフラ
グ作成回路２５が出力するＦＵＬＬ信号をライト・クロ
ックWRによりラッチし、ライト・ポインタ・セレクタ２
１ｂに与える。

【００３０】この信号により、ライト・ポインタ・セレ
クタ２１ｂはライト・ポインタ・デクリメンタ２１ａの
出力を選択し、ライト・ポインタ・デコーダ２１ｃに出
力する。ライト・ポインタ・デコーダ２１ｃはライト・
ポインタ・デクリメンタ２１ａにより１減算されたライ
ト・ポインタ２１の出力をデコードし、ＦＩＦＯメモリ
に与える。このため、ライト・データWDATA は前回デー
タが書き込まれたＦＩＦＯメモリ２３のアドレスに書き
込まれる。また、ＦＩＦＯメモリ２３がＦＵＬＬ状態の
場合には、ライト・ポインタ２１は、１インクリメント
されず、現状のポインタ値を維持する。

【００３１】すなわち、ＦＩＦＯメモリ２３がＦＵＬＬ
状態の場合には、ＦＩＦＯメモリ２３の同一のアドレス
にライト・データWDATA がオーバー・ライトされること
となる。つぎに、リード・クロックRDが入力されると、
ＦＩＦＯメモリ２３がＥＭＰＴＹ状態でない場合には、
リード・ポインタ・セレクタ２２ｂはリード・ポインタ
２２の出力を選択し、リード・ポインタ・デコーダ２２
ｃに出力する。

【００３２】リード・ポインタ・デコーダ２２ｃはリー
ド・ポインタ２２の出力をデコードし、８：１セレクタ
２４に与える。８：１セレクタ２４はリード・ポインタ
２２が示すＦＩＦＯメモリ２３のアドレスのデータを選
択して、リード・データRDATA として出力する。ＦＩＦ
Ｏメモリ２３からデータの読みだしが完了すると、リー
ド・ポインタ２２は、次のデータ読みだし位置を指示す
るため、１インクリメントされる。

【００３３】一方、ＦＵＬＬ／ＥＭＰＴＹフラグ作成回
路２５はＦＩＦＯメモリ２３がＦＵＬＬ状態かＥＭＰＴ
Ｙ状態かを検出しており、データをＦＩＦＯメモリ２３
から読み出すことにより、ＦＩＦＯメモリ２３がＥＭＰ
ＴＹ状態になると、ＦＵＬＬ／ＥＭＰＴＹフラグ作成回
路２５の出力により、リード・ポインタ２２はＦＵＬＬ
／ＥＭＰＴＹフラグ作成回路２５が出力するＥＭＰＴＹ
信号をリード・クロックRDによりラッチし、リード・ポ
インタ・セレクタ２２ｂに与える。

【００３４】この信号により、リード・ポインタ・セレ
クタ２２ｂはリード・ポインタ・デクリメンタ２２ａの
出力を選択し、リード・ポインタ・デコーダ２２ｃに出
力する。リード・ポインタ・デコーダ２２ｃはリード・
ポインタ・デクリメンタ２２ａにより１減算されたリー
ド・ポインタ２２の出力をデコードし、８：１セレクタ
２４に与える。このため、前回読み出されたデータが再
びＦＩＦＯメモリ２３から読み出される。

【００３５】また、ＦＩＦＯメモリ２３がＥＭＰＴＹ状
態の場合には、リード・ポインタ２２は、１インクリメ
ントされず、現状のポインタ値を維持する。格納データ
数算出回路２６はライト・ポインタ２１のカウント値と
リード・ポインタ２２のカウント値よりＦＩＦＯメモリ
２３に格納されているデータ数を算出して、外部に設け
られた表示器などに表示させる。また、ポインタ・エラ
ー検出回路２７は、ライト・ポインタ２１とリード・ポ
インタ２２のエラー状態を検出し、ライト・ポインタ２
１とリード・ポインタ２２のカウント値が異常状態にな
ると、ライト・ポインタ２１とリード・ポインタ２２を
リセットする。

【００３６】図３はＦＵＬＬ／ＥＭＰＴＹフラグ作成回
路２５の動作を説明する図であり、同図はＦＩＦＯメモ
リ２３として４ワードのメモリを用いた場合のＦＵＬＬ
／ＥＭＰＴＹフラグ作成回路２５の動作の１実施例を示
している。本実施例において、ＦＵＬＬ／ＥＭＰＴＹフ
ラグ作成回路２５はライト系、リード系にそれぞれに４
ビット（ＦＩＦＯメモリの容量に対応したビット数、こ
の場合には、４ワードのメモリを用いていることとして
いるので４ビット）の状態保持用フリップフロップを持
ち、図３に示すように、書込みおよび読みだしがあるご
とに、状態保持用フリップフロップのライト・ポインタ
２１，リード・ポインタ２２で示された位置のフリップ
フロップを反転させる。

【００３７】初期状態においては、図３に示すように、
ライト系、リード系の状態保持用フリップフロップは共
に「００００」であり、この状態をＥＭＰＴＹとする。
ここで、例えば、リードせずに、ＦＩＦＯメモリ２３に
４回書込みを行うとライト系の状態保持用フリップフロ
ップは図３に示すように、「１１１１」となる。一方、
リード系の状態保持用フリップフロップの値は上記した
ように「００００」であり全てのビットが不一致とな
る。この状態をＦＵＬＬという。

【００３８】上記のように、ライト系、リード系にそれ
ぞれにＦＩＦＯメモリの容量に対応したビット数の状態
保持用フリップフロップを設け、ライト・ポインタ，リ
ード・ポインタで示された位置の状態保持用フリップフ
ロップのフリップフロップを反転させ、両者を比較する
ことにより、ＦＩＦＯメモリ２３のＦＵＬＬ状態、ＥＭ
ＰＴＹ状態を検出することができる。

【００３９】図４はライト・ポインタ２１およびリード
・ポインタ２２の動作のタイム・チャートを示す図であ
り、同図（ａ）はライト・ポインタ２１の動作を示すタ
イム・チャート、同図（ｂ）はリード・ポインタ２２の
動作を示すタイム・チャートである。本実施例のライト
・ポインタ２１は同図（ａ）に示すように、ライト・ク
ロックWRの立ち下がりでＦＵＬＬ／ＥＭＰＴＹフラグ作
成回路２５が出力するＦＵＬＬ信号をラッチし、ライト
・クロックWRの立ち上がりでライト・ポインタ２１のカ
ウント値を１インクリメントさせる（ＦＵＬＬフラグが
０の場合）。

【００４０】また、同様に、リード・ポインタ２２は同
図（ｂ）に示すように、リード・クロックRDの立ち下が
りでＦＵＬＬ／ＥＭＰＴＹフラグ作成回路２５が出力す
るＥＭＰＴＹ信号をラッチし、リード・クロックRDの立
ち上がりでリード・ポインタ２２のカウント値を１イン
クリメントさせる（ＥＭＰＴＹフラグが０の場合）。以
上のように、ＦＵＬＬ／ＥＭＰＴＹフラグがラッチされ
た後に、データの書き込み、読みだしが行われ、データ
の書込み終了後、ライト・ポインタ２１、リード・ポイ
ンタ２２がインクリメントされるので、ＦＵＬＬ時、も
しくは、ＥＭＰＴＹ時にライト・ポインタ、リード・ポ
インタが動くことがなく、書込み動作、読みだし動作を
安定に行うことができる。また、書き込み中に読みだ
し、あるいは、読みだし中に書き込みがあっても、正常
に書き込み、読みだしを行うことができる。

【００４１】図５（ａ），（ｂ）はＦＩＦＯメモリ（Ｆ
ＩＦＯメモリのうちの１ビット分が示されている）の一
例を示す図であり、同図（ａ）において、５１はセレク
タであり、ライト・イネーブル信号ENが１の時（ライト
・イネーブル信号ENが正論理の場合）、入力Ａを選択
し、また、ライト・イネーブル信号ENが０の時、入力Ｂ
を選択して出力する。

【００４２】５２はＤフリップフロップであり、各メモ
リに共通に配線されたライト・クロックWRが入力したと
き入力端子Ｄに加わる信号によりセットされる。同図に
おいて、書込みデータＩＤＡＴＡが入力されたとき、ラ
イト・イネーブル信号ENが１であれば、セレクタ５１は
ＩＤＡＴＡを選択して、ＤフリップフロップのＤ端子に
出力し、ライト・クロックWRが入力されると、書込みデ
ータＩＤＡＴＡはＤフリップフロップにセットされる。

【００４３】また、ライト・イネーブル信号ENが０のと
き、セレクタ５１はＤフリップフロップ５２の出力ＯＤ
ＡＴＡを選択してＤ端子に出力しており、ライト・クロ
ックWRが入力されると、Ｄフリップフロップの出力ＯＤ
ＡＴＡが再びＤフリップフロップに書き込まれ、保持さ
れる。同図（ｂ）において、５３はノット回路、５４，
５５はアンド回路、５６はＪＫフリップフロップであ
り、ライト・イネーブル信号ENが１であれば（ライト・
イネーブル信号ENが正論理の場合）、書込みデータＩＤ
ＡＴＡはアンド回路５４を介してＪＫフリップフロップ
５６のＪ端子に入力され、また、書込みデータＩＤＡＴ
Ａはノット回路５３により反転されて、アンド回路５５
を介してＪＫフリップフロップ５６のＫ端子に入力され
る。

【００４４】ここで、各メモリに共通に配線されたライ
ト・クロックWRが入力されると、書込みデータＩＤＡＴ
ＡはＪＫフリップフロップにセットされる。また、ライ
ト・イネーブル信号ENが０であれば、アンド回路５４、
アンド回路５５の出力は０であり、ライト・クロックWR
が入力されたとき、ＪＫフリップフロップは、書き込ま
れたデータを保持する。

【００４５】図６はＦＩＦＯメモリ２３への書き込みタ
イミングを示すタイム・チャートであり、ライト・クロ
ックWRが立ち下がったとき、ＦＵＬＬがラッチされ（図
４参照）、ついで、ライト・イネーブル信号が確定した
のち、ライト・クロックWRが立ち上がり時点で、ＦＩＦ
Ｏメモリ２３への書き込みが行われる。以上説明したよ
うに、本実施例においては、ライト・ポインタ、リード
・ポインタ、および、そのカウント値を比較することに
よりＦＩＦＯメモリのＦＵＬＬ／ＥＭＰＴＹ状態を検出
しデータの書き込み、読みだしを制御するＦＵＬＬ／Ｅ
ＭＰＴＹフラグ作成回路とを備えたＦＩＦＯ回路におい
て、フル／エンプティ・フラグ作成回路がフル状態を検
出しているとき、ライト・ポインタのカウント値から１
減算した出力をデコードして、データをメモリに書き込
み、フル／エンプティ・フラグ作成回路がエンプティ状
態を検出しているとき、リード・ポインタのカウント値
から１減算した値に基づきメモリからデータを読みだし
ているので、メモリがフルおよびエンプティ状態のと
き、データの書き込み、読みだしがあっても誤動作する
ことなく確実に動作が保証される。

【００４６】また、ＦＵＬＬ／ＥＭＰＴＹフラグをライ
ト・クロックWRの立ち下がりでラッチし、ライト・クロ
ックWRの立ち上がりで、ライト・ポインタ、リード・ポ
インタのインクリメントおよびＦＩＦ０メモリへの書き
込みをおこなっているので、データの書き込み、読みだ
しを安定に行うことができる。さらに、ＦＵＬＬ／ＥＭ
ＰＴＹフラグ作成回路として、図３で説明した回路を用
いることにより、ＦＵＬＬ／ＥＭＰＴＹフラグ作成回路
の構成を簡単にすることができる。

【００４７】なお、上実施例においては、ライト・ポイ
ンタ・デクリメンタ２１ａを用いて、ＦＵＬＬフラグが
１の時、ライト・ポインタのカウント値を１減算してラ
イト・ポインタ・デコーダ２１ｃに出力することによ
り、最新の書き込まれたデータにオーバー・ライトする
例を示したが、ライト・ポインタ・デクリメンタ２１ａ
を省略し、ＦＵＬＬフラグが１の時、ライト・ポインタ
・デコーダ２１ｃがライト・イネーブル信号ENを出力し
ないように構成し、ＦＩＦＯメモリ２３がＦＵＬＬ時に
は、データの書き込みを無視するようにすることもでき
る。

【００４８】以上説明した実施例においては、ライト・
ポインタ２１、リード・ポインタ２２として、Ｎ進カウ
ンタを用いる例を示したが、上記ライト・ポインタ２
１、リード・ポインタ２２として、ｎビット・ジョンソ
ン・カウンタを用いることができる。すなわち、前記し
た図３で説明したＦＵＬＬ／ＥＭＰＴＹフラグ作成回路
２５における状態保持用フリップフロップの遷移はジョ
ンソン・カウンタそのものであるから、ライト・ポイン
タ２１、リード・ポインタ２２として、ｎビット・ジョ
ンソン・カウンタを用いることにより、ＦＵＬＬ／ＥＭ
ＰＴＹフラグ作成回路２５における状態保持用フリップ
フロップとライト・ポインタ２１、リード・ポインタ２
２とを共用することができる。

【００４９】このように構成すれば、図３で説明した方
法によりライト・ポインタ２１、リード・ポインタ２２
の各フリップフロップの状態を比較してＦＵＬＬ／ＥＭ
ＰＴＹ状態を検出することができ、ＦＵＬＬ／ＥＭＰＴ
Ｙフラグ作成回路２５に状態保持用フリップフロップを
設ける必要がない。図７は上記のように、ライト・ポイ
ンタ２１、リード・ポインタ２２としてｎビット・ジョ
ンソン・カウンタを用いた場合のライト・ポインタ・デ
クリメンタ２１ｂ、リード・ポインタ・デクリメンタ２
２ｂの構成およびその動作を示す図であり、同図に示す
デクリメンタは、入力に対してジョンソン・カウンタの
カウント値として、１少ない出力を発生する。

【００５０】同図（ａ）はその構成を示す図であり、同
図において、７１はインバータであり、デクリメンタ入
力Ｉ1 をインバータ７１により反転し出力Ｄn とし、そ
の他の入力Ｉ2 〜Ｉｎはそのまま出力Ｄ1 ないしＤn-1
とする。すなわち、入力Ｉ1 〜Ｉｎに対してジョンソン
・カウンタのカウント値として１少ない出力Ｄ1 〜Ｄn
は同図（ｂ）に示すような入出力パターンとなり、デク
リメント出力Ｄn-1 〜Ｄ1 のビット・パターンは、デク
リメント入力Ｉn 〜Ｉ2のビット・パターンと一致し、
デクリメント出力のＭＳＢ（Ｄn ）はデクリメント入力
のＬＳＢ（Ｉ1 ）の反転である。したがって、同図
（ａ）に示すようにインバータ７１を１つ用いるだけで
デクリメンタを構成することができる。

【００５１】図８はライト・ポインタ２１、リード・ポ
インタ２２としてｎビット・ジョンソン・カウンタを用
いた場合のメモリ・セレクト信号作成回路（図２のライ
ト・ポインタ・デコーダ２１ｃ、リード・ポインタ・デ
コーダ２２ｃに相当）の動作を示す図である。この場
合、ライト・ポインタ２１によるＦＩＦＯメモリのセレ
クト信号、リード・ポインタ２２による８：１セレクタ
２３のセレクト信号は、図８に示すように、セレクト信
号Ｓ1 はポインタからの入力Ｉn とＩ1 が一致した場合
にイネーブルとし、それ以外のセレクト信号は、となり
合ったビットが不一致の場合にイネーブルとすればよ
い。

【００５２】例えば、ｋ番目のＦＩＦＯメモリを選択し
たい場合には、Ｓk ＝Ｓk EOR Ｓk-1 （ｎ＞＝ｋ＞１）
とすることにより、ＦＩＦＯのメモリのイネーブル信号
を作成することができる。すなわち、同図に示すよう
に、この場合のセレクト信号はENOR（イクスクルーシブ
・ノア）とEOR （イクスクルーシブ・オア）回路を用い
て簡単に構成することができる。

【００５３】ところで、ションソン・カウンタには、図
９に示すように（同図は４ビットの場合を示してい
る）、正常なループであるメジャー・ループと異常なル
ープであるマイナー・ループが存在する。そして、ジョ
ンソン・カウンタの１ビットが外部からのノイズ等によ
り、図９（ａ）の状態から同図（ｂ）の状態に変化する
と、同図（ｂ）のマイナー・ループから同図（ａ）のメ
ジャー・ループに復帰することは不可能である。

【００５４】したがって、図２のライト・ポインタ２
１、リード・ポインタ２２としてｎビット・ジョンソン
・カウンタを用いた場合には、図２に示すポインタ・エ
ラー検出回路２７を設けることにより、ジョンソン・カ
ウンタが異常ループに陥ったことを検出することがで
き、正常状態に回復することができる。この場合のポイ
ンタ・エラー検出回路は次のように構成することができ
る。

【００５５】すなわち、図９のメジャー・ループにおい
ては、ＬＳＢとＭＳＢか共に０の場合は、その他のビッ
トは全て０である。同様にＬＳＢとＭＳＢが共に１の場
合にはその他のビットは全て１である。このことを利用
することにより、下記の３つの条件のいずれかにより必
ず異常状態を検出することができる。ＬＳＢとＭＳＢが共に０の場合、それ以外のビット
に１ビットでも１が存在したら異常とする。ＬＳＢとＭＳＢが共に１の場合、それ以外のビット
に１ビットでも０が存在したら異常とする。ジョンソン・カウンタの出力信号より得たＦＩＦＯ
メモリのセレクト信号（図８参照）が２本以上イネーブ
ル状態になったとき、異常とする。

【００５６】図１０は図２の格納データ数算出回路２６
の実施例を示す図であり、同図（ａ）はライト・ポイン
タ２１、リード・ポインタ２２としてＮ進バイナリー・
カウンタを用いた場合の格納データ数算出回路を示し、
同図（ｂ）はライト・ポインタ２１、リード・ポインタ
２２としてジョンソン・カウンタを用いた場合の格納デ
ータ数算出回路の構成を示している。

【００５７】ライト・ポインタ２１、リード・ポインタ
２２としてＮ進バイナリー・カウンタを用いた場合に
は、同図（ａ）に示すように、ライト・ポインタ２１と
リード・ポインタ２２のカウント値を引き算する減算器
２６を用いることにより、格納データ数を算出すること
ができる。また、ライト・ポインタ２１、リード・ポイ
ンタ２２としてジョンソン・カウンタを用いた場合に
は、同図（ｂ）に示すように、ＥｘＯＲ回路２６ａによ
りライト・ポインタ２１とリード・ポインタ２２のカウ
ント値との排他的論理和を求め、ビット・カウンタ２６
ｂにより、ビット数を計数することにより格納データ数
を求めることができる。

【００５８】図１１は図１０に示すビット・カウンタ２
６ｂの構成の一例を示す図であり、同図において、１１
０ａないし１１０ｄはフル・アダー、１１１ａないし１
１１ｃはハーフ・アダーを示し、Ｘ，Ｙは加算入力、Ｃ
Ｉはキャリ・イン、ＣＯはキャリ・アウト、Ｓは加算出
力である。同図に示すように、図１０のＥｘＯＲ回路２
６ａの出力Ｉ0 〜Ｉ7 をフル・アダー１１０ａ，１１０
ｂとハーフ・アダー１１１ａを用いて加算し、それらの
出力をフル・アダー１１０ｃ，ハーフ・アダー１１１ｄ
を用いて加算し、さらに、それらの出力をハーフ・アダ
ー１１１ｂ，１１１ｃを用いて加算することにより、ハ
ーフ・アダー１１１ｂ，１１１ｃの出力にバイナリー信
号として格納データ数を得ることができる。

【００５９】

【発明の効果】以上説明したことから明らかなように、
本発明においては、上記のような構成としたので、次の
効果を得ることができる。メモリがフルおよびエンプティ状態のとき、データ
の書き込み、読みだしがあっても誤動作することなく確
実な動作が保証される。ライト・クロックもしくはリード・クロックの前縁
でフル・フラグもしくはエンプティ・フラグをラッチ
し、ライト・クロックもしくはリード・クロックの後縁
でライト・ポインタもしくはリード・ポインタを動作さ
せるように構成したので、データの書き込み、もしく
は、読みだし中に、データの読みだし、もしくは、書き
込みがあっても正常にデータを書き込み、読みだしを行
うことができる。フル／エンプティ・フラグ作成回路を、ライト系用
フリップフロップ群と、リード系用フリップフロップ群
とから構成し、ライト系用フリップフロップ群が保持す
る状態値とリード系用フリップフロップ群が保持する状
態値の全てのビットが一致したときエンプティ信号を発
生し、ライト系用フリップフロップ群が保持する状態値
とリード系用フリップフロップ群が保持する状態値の全
てのビットが不一致のときフル信号を発生するようにす
れば、簡単な回路により、メモリのフル状態、エンプテ
ィ状態を検出することができる。ライト・ポインタおよびリード・ポインタをジョン
ソン・カウンタにより構成することにより、フル／エン
プティ・フラグ作成回路、ライト・ポインタ・デコー
ダ、セレクタの構成を簡単にすることができる。ライト・ポインタあるいはリード・ポインタとして
ジョンソン・カウンタを用いたＦＩＦＯ回路において、
ジョンソン・カウンタの異常を検出するポインタ・エラ
ー検出回路を設けることにより、ジョンソン・カウンタ
のカウントがエラー状態に陥っても正常状態に回復する
ことが可能となり、ＦＩＦＯ回路の信頼性を向上するこ
とができる。格納データ数算出回路を設けたので、メモリに格納
されているデータ数を知ることが可能となる。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】本発明の１実施例であるＦＩＦＯ回路の全体構
成を示す図である。

【図３】ＦＵＬＬ／ＥＭＰＴＹフラグ作成回路の動作を
説明する図である。

【図４】ライト・ポインタ、リード・ポインタの動作を
示す図である。

【図５】ＦＩＦＯメモリの一例を示す図である。

【図６】ＦＩＦＯメモリへの書き込みタイミングを示す
図である。

【図７】デクリメンタの構成およびその動作を示す図で
ある。

【図８】メモリ・セレクト信号を示す図である。

【図９】ションソン・カウンタのメジャーおよびマイナ
ー・ループの説明図である。

【図１０】格納データ数算出回路の実施例を示す図であ
る。

【図１１】ビット・カウンタの構成の一例を示す図であ
る。

【符号の説明】

２１ライト・ポインタ２１ａライト・ポインタ・デクリメンタ２１ｂライト・ポインタ・セレクタ２１ｃライト・ポインタ・デコーダ２２リード・ポインタ２２ａリード・ポインタ・デクリメンタ２２ｂリード・ポインタ・セレクタ２２ｃリード・ポインタ・デコーダ２３ＦＩＦＯメモリ２４セレクタ２５ＦＵＬＬ／ＥＭＰＴＹフラグ作成
回路２６格納データ数算出回路２７ポインタ・エラー検出回路

Claims

(57)【特許請求の範囲】

【請求項１】複数のデータを記憶するメモリ(6) と、メモリがフル状態でない場合、メモリへのデータの書き
込みが完了したとき１インクリメントするライト・ポイ
ンタとメモリがエンプティ状態でない場合、メモリから
データの読みだしが完了したときに１インクリメントす
るリード・ポインタと、ライト・ポインタとリード・ポインタのカウント値に基
づきメモリのフル状態およびメモリのエンプティ状態を
検出するフル／エンプティ・フラグ作成回路と、フル／エンプティ・フラグ作成回路がフル状態を検出し
ていないとき、ライト・ポインタのカウント値をデコー
ドしてメモリの書き込むべきアドレスへライト・イネー
ブル信号を出力し、フル／エンプティ・フラグ作成回路
がフル状態を検出しているとき、ライト・ポインタのカ
ウント値から１減算した出力をデコードしてメモリの書
き込むべきアドレスへライト・イネーブル信号を出力す
るライト・ポインタ・デコーダと、フル／エンプティ・フラグ作成回路がエンプティ状態を
検出していないとき、リード・ポインタのカウント値に
基づきメモリから読みだすアドレスを選択し、フル／エ
ンプティ・フラグ作成回路がエンプティ状態を検出して
いるとき、リード・ポインタのカウント値から１減算し
た値に基づきメモリから読みだすアドレスを選択するセ
レクタとを備えたＦＩＦＯ回路。
【請求項２】フル／エンプティ・フラグ作成回路がフ
ル状態を検出しているとき、ライト・イネーブル信号を
出力せず、メモリへの書き込みを無視するように構成し
たライト・ポインタ・デコーダを備えたことを特徴とす
る請求項１のＦＩＦＯ回路。
【請求項３】複数のデータを記憶するメモリと、メモリがフル状態でない場合、メモリへのデータの書き
込みが完了したとき１インクリメントするライト・ポイ
ンタとメモリがエンプティ状態でない場合、メモリから
データの読みだしが完了したときに１インクリメントす
るリード・ポインタと、ライト・ポインタとリード・ポインタのカウント値に基
づきメモリのフル状態およびメモリのエンプティ状態を
検出するフル／エンプティ・フラグ作成回路と、ライト・ポインタのカウント値をデコードして、メモリ
の書き込むべきアドレスへライト・イネーブル信号を出
力するライト・ポインタ・デコーダと、リード・ポインタのカウント値に基づきメモリから読み
だすアドレスを選択するセレクタとを備えたＦＩＦＯ回
路において、ライト・クロックの前縁でフル・フラグをラッチし、ラ
イト・クロックの後縁でライト・ポインタを動作させる
ライト・ポインタを備えたことを特徴とする請求項１ま
たは請求項２のＦＩＦＯ回路。
【請求項４】複数のデータを記憶するメモリと、メモリがフル状態でない場合、メモリへのデータの書き
込みが完了したとき１インクリメントするライト・ポイ
ンタとメモリがエンプティ状態でない場合、メモリから
データの読みだしが完了したときに１インクリメントす
るリード・ポインタと、ライト・ポインタとリード・ポインタのカウント値に基
づきメモリのフル状態およびメモリのエンプティ状態を
検出するフル／エンプティ・フラグ作成回路と、ライト・ポインタのカウント値をデコードして、メモリ
の書き込むべきアドレスへライト・イネーブル信号を出
力するライト・ポインタ・デコーダと、リード・ポインタのカウント値に基づきメモリから読み
だすアドレスを選択するセレクタとを備えたＦＩＦＯ回
路において、リード・クロックの前縁でエンプティ・フラグをラッチ
し、リード・クロックの後縁でリード・ポインタを動作
させるリード・ポインタを備えたことを特徴とする請求
項１または請求項２のＦＩＦＯ回路。
【請求項５】ライト・ポインタ・デクリメンタを備
え、フル／エンプティ・フラグ作成回路がフル状態を検
出しているとき、ライト・ポインタ・デクリメンタがラ
イト・ポインタのカウント値から１減算した出力を発生
し、メモリに記憶された最も新しいデータに対して、書
き込みデータをオーバー・ライトすることを特徴とする
請求項１，３または請求項４のＦＩＦＯ回路。
【請求項６】リード・ポインタ・デクリメンタを備
え、エンプティ・フラグ作成回路がエンプティ状態を検
出しているとき、リード・ポインタ・デクリメンタがリ
ード・ポインタのカウント値から１減算した出力を発生
し、メモリに記憶された最も新しいデータを読みだすこ
とを特徴とする請求項１，２，３，４または請求項５の
ＦＩＦＯ回路。
【請求項７】メモリの容量分の状態保持用フリップフ
ロップを持ち、メモリへのデータ書き込みがある度にラ
イト・ポインタで示された位置のフリップフロップを反
転させるライト系用フリップフロップ群と、メモリの容量分の状態保持用フリップフロップを持ち、
メモリからデータ読みだしがある度にリード・ポインタ
で示された位置のフリップフロップを反転させるリード
系用フリップフロップ群とを備え、ライト系用フリップフロップ群が保持する状態値とリー
ド系用フリップフロップ群が保持する状態値の全てのビ
ットが一致したときエンプティ信号を発生し、ライト系用フリップフロップ群が保持する状態値とリー
ド系用フリップフロップ群が保持する状態値の全てのビ
ットが不一致のときフル信号を発生するフル／エンプテ
ィ・フラグ作成回路を設けたことを特徴とする請求項
１，２，３，４，５または請求項６のＦＩＦＯ回路。
【請求項８】ライト・ポインタおよびリード・ポイン
タをジョンソン・カウンタより構成し、ライト・ポイン
タのフリップフロップ群が保持する状態値とリード・ポ
インタのフリップフロップ群が保持する状態値の全ての
ビットが一致したときエンプティ信号を発生し、ライト・ポインタのフリップフロップ群が保持する状態
値とリード・ポインタのフリップフロップ群が保持する
状態値の全てのビットが不一致のときフル信号を発生す
るフル／エンプティ・フラグ作成回路を設けたことを特
徴とする請求項１，２，３，４，５または請求項６のＦ
ＩＦＯ回路。
【請求項９】ライト・ポインタあるいはリード・ポイ
ンタを構成するジョンソン・カウンタをＩ1 ないしＩn
のビットを持つｎビットジョンソン・カウンタとし、ラ
イト・ポインタ・デコーダか出力するイネーブル信号も
しくはセレクタが出力するメモリの選択信号をＳ1 ない
しＳn としたとき、ジョンソン・カウンタのＩ1 とＩ
n が不一致の場合に、イネーブル信号もしくは選択信号
Ｓ1 を出力し、ジョンソン・カウント値の隣合ったビ
ットＩk とＩk-1 が不一致の場合に、イネーブル信号も
しくは選択信号ＳK （ｎ≧ｋ＞１）を出力するように構
成したライト・ポインタ・デコーダもしくはセレクタを
備えたことを特徴とする請求項８のＦＩＦＯ回路。
【請求項１０】ライト・ポインタあるいはリード・ポ
インタを構成するジョンソン・カウンタのＬＳＢとＭＳ
Ｂが共に「Ｈ」でその他のビットに１ビットでも「Ｌ」
がある場合、あるいは、そのＬＳＢとＭＳＢが共に
「Ｌ」でその他のビットに１ビットでも「Ｈ」がある場
合、上記２条件のどちらかが成り立った場合、もしく
は、ジョンソン・カウンタの出力信号より得たＦＩＦＯ
メモリのセレクト信号が２本以上イネーブル状態になっ
た場合、異常信号を出力するポインタ・エラー検出回路
を備えたことを特徴とする請求項８または請求項９のＦ
ＩＦＯ回路。
【請求項１１】メモリに格納されたデータ数を算出す
る格納データ数算出回路を備えたことを特徴とする請求
項１，２，３，４，５，６，７，８，９または請求項１
０のＦＩＦＯ回路。