JPH0562488A - 読み出し専用メモリ装置 - Google Patents
読み出し専用メモリ装置Info
- Publication number
- JPH0562488A JPH0562488A JP24440091A JP24440091A JPH0562488A JP H0562488 A JPH0562488 A JP H0562488A JP 24440091 A JP24440091 A JP 24440091A JP 24440091 A JP24440091 A JP 24440091A JP H0562488 A JPH0562488 A JP H0562488A
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- Japan
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- inverter
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- circuit
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Abstract
(57)【要約】
【目的】 本発明の目的は電源線等にノイズが発生して
も出力データのレベル反転を防止することである。 【構成】 アドレス信号はインバータ１で反転され相補
信号となる。相補信号はスタティック型ラッチ回路１０
１を通りメモリ回路７に供給され、データが読み出され
る。検出回路６は相補信号の変化を検出してスタティッ
ク型ラッチ回路１０１に相歩信号のラッチを指示する。
データ読み出し時のノイズがインバータ１の出力を反転
させても相補信号は影響されず、データの反転も生じな
い。
も出力データのレベル反転を防止することである。 【構成】 アドレス信号はインバータ１で反転され相補
信号となる。相補信号はスタティック型ラッチ回路１０
１を通りメモリ回路７に供給され、データが読み出され
る。検出回路６は相補信号の変化を検出してスタティッ
ク型ラッチ回路１０１に相歩信号のラッチを指示する。
データ読み出し時のノイズがインバータ１の出力を反転
させても相補信号は影響されず、データの反転も生じな
い。
Description
【０００１】
【産業上の利用分野】本発明の読み出し専用メモリ装置
に関し、特にその入力回路に関する。
に関し、特にその入力回路に関する。
【０００２】
【従来の技術】従来、この種の読み出し専用メモリ装置
はアドレス端子やコントロール端子の入力信号に応じて
メモリセルが選択され、選択されたメモリセルから記憶
情報が読み出される。かかる、読み出し専用メモリ装置
は同期タイプと非同期タイプに分類されるが、多くの読
み出し専用メモリ装置は利用しやすい同期信号を必要と
しない非同期タイプである。近年はノイズの発生防止な
どのためにＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉ
ｏｎ Ｄｅｔｅｃｔ）方式やＤＴＤ（ＤａｔａＴｒａｎ
ｓｉｔｉｏｎ Ｄｅｔｅｃｔ）方式を採用する読み出し
専用メモリ装置が開発されており、ＡＴＤ方式及びＤＴ
Ｄ方式はアドレスやデータの変化を検出するとセンスア
ンプや出力バッファの動作を制限してノイズの発生を防
止する。
はアドレス端子やコントロール端子の入力信号に応じて
メモリセルが選択され、選択されたメモリセルから記憶
情報が読み出される。かかる、読み出し専用メモリ装置
は同期タイプと非同期タイプに分類されるが、多くの読
み出し専用メモリ装置は利用しやすい同期信号を必要と
しない非同期タイプである。近年はノイズの発生防止な
どのためにＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉ
ｏｎ Ｄｅｔｅｃｔ）方式やＤＴＤ（ＤａｔａＴｒａｎ
ｓｉｔｉｏｎ Ｄｅｔｅｃｔ）方式を採用する読み出し
専用メモリ装置が開発されており、ＡＴＤ方式及びＤＴ
Ｄ方式はアドレスやデータの変化を検出するとセンスア
ンプや出力バッファの動作を制限してノイズの発生を防
止する。
【０００３】
【発明が解決しようとする課題】従来の読み出し専用メ
モリでは、出力データが変化する際、電源配線や接地配
線に瞬間的に大電流が流れる。その結果、電源線や接地
線にノイズｄＶCC，ｄＧＮＤが生じる（図３参照）。電
源線や接地線にノイズｄＶCC，ｄＧＮＤが発生すると、
入力回路、例えばアドレス入力回路の入力信号レベルが
論理しきい値に対してマージンが少ないと、入力信号の
論理レベルが反転して誤ったアドレス取り込む。かかる
論理レベルの反転はエラーの原因になり、従来の読み出
し専用メモリ装置では、正規のデータが取り込まれてか
らｔｄ時間後に誤ったアドレスに対応したデータが出力
されるという問題があった。
モリでは、出力データが変化する際、電源配線や接地配
線に瞬間的に大電流が流れる。その結果、電源線や接地
線にノイズｄＶCC，ｄＧＮＤが生じる（図３参照）。電
源線や接地線にノイズｄＶCC，ｄＧＮＤが発生すると、
入力回路、例えばアドレス入力回路の入力信号レベルが
論理しきい値に対してマージンが少ないと、入力信号の
論理レベルが反転して誤ったアドレス取り込む。かかる
論理レベルの反転はエラーの原因になり、従来の読み出
し専用メモリ装置では、正規のデータが取り込まれてか
らｔｄ時間後に誤ったアドレスに対応したデータが出力
されるという問題があった。
【０００４】またＡＴＤ方式及びＤＴＤ方式では、出力
バッファやセンスアンプの動作を制限するだけなので、
誤ったアドレスから読み出されたデータは依然として読
み出され、この種のノイズに対しては効果は不充分であ
った。
バッファやセンスアンプの動作を制限するだけなので、
誤ったアドレスから読み出されたデータは依然として読
み出され、この種のノイズに対しては効果は不充分であ
った。
【０００５】
【課題を解決するための手段】本発明の要旨はアドレス
信号の相補信号を発生させる第１インバータと、相補信
号で指定されるアドレスからデータを出力するメモリ回
路とを備えた読み出し専用メモリ装置において、上記第
１インバータとメモリ回路との間にアドレス保持手段を
介在させ、該アドレス保持手段からメモリ回路に供給さ
れる相補信号の変化を検出しアドレス保持手段に相補信
号で表されたアドレスの保持を指示する検出回路を備え
たことである。
信号の相補信号を発生させる第１インバータと、相補信
号で指定されるアドレスからデータを出力するメモリ回
路とを備えた読み出し専用メモリ装置において、上記第
１インバータとメモリ回路との間にアドレス保持手段を
介在させ、該アドレス保持手段からメモリ回路に供給さ
れる相補信号の変化を検出しアドレス保持手段に相補信
号で表されたアドレスの保持を指示する検出回路を備え
たことである。
【０００６】
【発明の作用】アドレス信号が変化すると、第１インバ
ータから出力される相補信号も変化し、この相補信号の
変化はアドレス保持手段を通ってメモリ回路と検出回路
に供給される。メモリ回路からはデータが読み出され、
検出回路はアドレス保持手段にアドレスの保持を指示す
る。したがってデータ読み出し時にノイズが発生し、祖
補相補信号が変化しても、メモリ回路にはアドレス保持
手段から正しいアドレスが供給され続ける。
ータから出力される相補信号も変化し、この相補信号の
変化はアドレス保持手段を通ってメモリ回路と検出回路
に供給される。メモリ回路からはデータが読み出され、
検出回路はアドレス保持手段にアドレスの保持を指示す
る。したがってデータ読み出し時にノイズが発生し、祖
補相補信号が変化しても、メモリ回路にはアドレス保持
手段から正しいアドレスが供給され続ける。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示す回路図であ
る。アドレス端子Ａnはインバータ１、クロックドイン
バータ２、インバータ３とクロックドインバータ４で構
成されるバッファ回路１００を介してメモリ回路７にア
ドレスビットを供給しており、他のアドレス端子Ａn+1
も同様に構成されている。各バッファ回路１００の出力
ａ0(オーハ゛ーライン)〜ａn+1(オーハ゛ーライン)は信号の変化を検出す
る検出回路６の入力となっている。信号の変化を検出す
る回路６の出力ａｅ(オーハ゛ーライン)はクロックドインバータ
４の制御信号として機能し、更に、インバータ５の入力
となり、その出力でクロックドインバータ２を制御す
る。すなわち、バッファ回路１００およびクロックドイ
ンバータ２，５でａｅ(オーハ゛ーライン)を制御信号とするスタ
ティックラッチ回路１０１を構成している。
る。アドレス端子Ａnはインバータ１、クロックドイン
バータ２、インバータ３とクロックドインバータ４で構
成されるバッファ回路１００を介してメモリ回路７にア
ドレスビットを供給しており、他のアドレス端子Ａn+1
も同様に構成されている。各バッファ回路１００の出力
ａ0(オーハ゛ーライン)〜ａn+1(オーハ゛ーライン)は信号の変化を検出す
る検出回路６の入力となっている。信号の変化を検出す
る回路６の出力ａｅ(オーハ゛ーライン)はクロックドインバータ
４の制御信号として機能し、更に、インバータ５の入力
となり、その出力でクロックドインバータ２を制御す
る。すなわち、バッファ回路１００およびクロックドイ
ンバータ２，５でａｅ(オーハ゛ーライン)を制御信号とするスタ
ティックラッチ回路１０１を構成している。
【０００９】次に、図２を参照して一実施例の動作を説
明する。アドレス信号が変化すると信号Ａn(オーハ゛ーライン)
も変化し、更に信号ａn(オーハ゛ーライン)も変化する。信号ａn
(オーハ゛ーライン)の変化を検出回路６が検出すると、検出回路
６は制御信号ａｅ(オーハ゛ーライン)をＴh時間出力する。アド
レスの変化はメモリ回路７から読み出されるデータビッ
トＤmを変化させる。データビットＤmの変化時の充放電
電流が電源ＶCC及び接地ＧＮＤにノイズｄＶCC，ｄＧＮ
Ｄを発生させる。アドレス信号がインバータ１の論理し
きい値に対してマージンが少ない場合、ノイズｄＶCC，
ｄＧＮＤの発生時にインバータ１は誤ったデータを出力
してしまうが、そのときインバータ３，５とクロックド
インバータ２，４で構成されるスタティックラッチ回路
１０１は正しいアドレスを保持しているので、メモリ回
路７のアドレス指定には影響がない。
明する。アドレス信号が変化すると信号Ａn(オーハ゛ーライン)
も変化し、更に信号ａn(オーハ゛ーライン)も変化する。信号ａn
(オーハ゛ーライン)の変化を検出回路６が検出すると、検出回路
６は制御信号ａｅ(オーハ゛ーライン)をＴh時間出力する。アド
レスの変化はメモリ回路７から読み出されるデータビッ
トＤmを変化させる。データビットＤmの変化時の充放電
電流が電源ＶCC及び接地ＧＮＤにノイズｄＶCC，ｄＧＮ
Ｄを発生させる。アドレス信号がインバータ１の論理し
きい値に対してマージンが少ない場合、ノイズｄＶCC，
ｄＧＮＤの発生時にインバータ１は誤ったデータを出力
してしまうが、そのときインバータ３，５とクロックド
インバータ２，４で構成されるスタティックラッチ回路
１０１は正しいアドレスを保持しているので、メモリ回
路７のアドレス指定には影響がない。
【００１０】
【発明の効果】以上説明してきたように、本発明によれ
ば、電源線及び接地線のノイズに起因して第１インバー
タの出力が反転しても、メモリ回路はアドレス信号で指
定されたアドレスのメモリセルからのデータを出力し続
ける。
ば、電源線及び接地線のノイズに起因して第１インバー
タの出力が反転しても、メモリ回路はアドレス信号で指
定されたアドレスのメモリセルからのデータを出力し続
ける。
【図１】一実施例の回路図である。
【図２】一実施例の動作を示す波形図である。
【図３】従来例の動作を示す波形図である。
１ インバータ（第１インバータ） ２ クロックドインバータ（第１クロックドインバー
タ） ３ インバータ（第２インバータ） ４ クロックドインバータ（第２クロックドインバー
タ） ５ インバータ（第３インバータ） ６ 検出回路 ７ メモリ回路 １０１ スタティック型ラッチ回路
タ） ３ インバータ（第２インバータ） ４ クロックドインバータ（第２クロックドインバー
タ） ５ インバータ（第３インバータ） ６ 検出回路 ７ メモリ回路 １０１ スタティック型ラッチ回路
Claims (3)
- 【請求項１】 アドレス信号の相補信号を発生させる第
１インバータと、相補信号で指定されるアドレスからデ
ータを出力するメモリ回路とを備えた読み出し専用メモ
リ装置において、上記第１インバータとメモリ回路との
間にアドレス保持手段を介在させ、該アドレス保持手段
からメモリ回路に供給される相補信号の変化を検出しア
ドレス保持手段に相補信号で表されたアドレスの保持を
指示する検出回路を備えたことを特徴とする読み出し専
用メモリ装置。 - 【請求項２】 上記アドレス保持手段はスタティック型
ラッチ回路である請求項１記載の読み出し専用メモリ装
置。 - 【請求項３】 上記スタティック型ラッチ回路は上記第
１インバータに接続された第１クロックドインバータ
と、該第１クロックドインバータとメモリ回路との間に
接続された第２インバータと、該第２インバータの入力
ノード及び出力ノードに出力ノードおよび入力ノードの
それぞれ接続された第２クロックドインバータと、上記
検出回路と第１クロックドインバータとの間に接続され
た第３インバータを有し、検出回路が相補信号の変化を
検出すると、第２クロックドインバータと第３インバー
タに制御信号を供給する請求項２記載の読み出し専用メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24440091A JP3080719B2 (ja) | 1991-08-29 | 1991-08-29 | 読み出し専用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24440091A JP3080719B2 (ja) | 1991-08-29 | 1991-08-29 | 読み出し専用メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0562488A true JPH0562488A (ja) | 1993-03-12 |
| JP3080719B2 JP3080719B2 (ja) | 2000-08-28 |
Family
ID=17118110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24440091A Expired - Fee Related JP3080719B2 (ja) | 1991-08-29 | 1991-08-29 | 読み出し専用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080719B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102592131B1 (ko) * | 2021-07-22 | 2023-10-20 | 라이크라이온 주식회사 | 무봉제 브래지어의 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605492A (ja) * | 1983-06-22 | 1985-01-12 | Hitachi Ltd | 半導体メモリ装置のアドレスバツフア回路 |
| JPS6489098A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor memory device |
-
1991
- 1991-08-29 JP JP24440091A patent/JP3080719B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605492A (ja) * | 1983-06-22 | 1985-01-12 | Hitachi Ltd | 半導体メモリ装置のアドレスバツフア回路 |
| JPS6489098A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3080719B2 (ja) | 2000-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |
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| LAPS | Cancellation because of no payment of annual fees |