JPH04323746A - マイクロコントローラユニット - Google Patents

マイクロコントローラユニット

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JPH04323746A
JPH04323746A JP4021323A JP2132392A JPH04323746A JP H04323746 A JPH04323746 A JP H04323746A JP 4021323 A JP4021323 A JP 4021323A JP 2132392 A JP2132392 A JP 2132392A JP H04323746 A JPH04323746 A JP H04323746A
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秉俊 李
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G—PHYSICS
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    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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    • G—PHYSICS
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    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロコントローラに
関し、特に、外部拡張メモリアクセッシングを容易にし
、拡張メモリアクセッシングによるハードウェアの複雑
性を簡易化した改善されたマイクロコントローラの拡張
メモリアクセッシング装置に関する。
【０００２】
【従来の技術】マイクロコントローラユニット（ｍｉｃ
ｒｏ−ｃｏｎｔｒｏｌｌｅｒ　ｕｎｉｔ　：以下、ＭＣ
Ｕという）に関連して、例えばカセットテープやフラフ
ィディスク装置などのコントローラはそれを配線ロジッ
クで実現した場合、機種ごと別途のハードウェア設計が
必要であるが、マイクロプログラマブル（ｐｒｏｇｒａ
ｍｍａｂｌｅ）した集積化されたプロセッサがあると単
にマイクロプログラムを変えるのみに用途に応じるコン
トロールが可能であるため、かかる背景下においてＭＣ
Ｕが要求される。さらに、所定のマイクロプログラムを
記憶しているＲＯＭが前記したＭＣＵ内の同一なチップ
内に構成されているとワンチップの専用コントローラを
実現することができて経済的であるので、かかる目的下
において内部にＲＯＭを有するワンチップのＭＣＵが市
販されており、言及したフラフィディスク装置のような
標準的な応用例に対しては事前に予めマイクロプログラ
ムを有したまま使用可能である。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
使用例を有する前記したＭＣＵは内部に所定容量のＲＯ
Ｍを有している状態で用いなければならないため外部の
別途の拡張メモリを必要とする場合を対備して拡張メモ
リアクセスが可能であるようになったＭＣＵが得られて
いるが、通常は内部ＲＯＭアクセスモードと外部メモリ
アクセスモードを選択制御するためワンチップＭＣＵは
さらに別途の外部フィン連結端子を有しているため、設
計された回路からこのフィンを通じて制御信号すなわち
、ハイあるいはローレベルの信号を加えなければならな
いという不都合がある。
【０００４】したがって、本発明の目的は別途の外部拡
張メモリアクセスのための別途の端子を要求しないメモ
リアクセス方式を提供することであり、ＭＣＵが有する
他の
【０００５】
【外６】 メモリの選択的アクセスを可能にしたマイクロコントロ
ーラの外部メモリアクセシングのための回路及びこれら
を備えたＭＣＵを提供することである。
【０００６】
【課題を解決するための手段】前記目的を達成するため
本発明は外部メモリ制御ブロック、外部タイミング制御
ブロック及び内部メモリを有し、これらブロックにより
外部拡張メモリアクセスが可能で、前記マイクロコント
ローラユニットの初期化のためのリセット信号と外部ク
ロックを受けてリセットであることを検出するリセット
検出部、前記リセット検出部の出力信号を受けて内部あ
るいは外部拡張メモリの選択的アクセスのためのクロッ
クを発生させるメモリアクセスクロック発生部、前記ク
ロックと
【０００７】
【外７】 部メモリ制御ブロック、外部タイミング制御ブロック及
び内部タイミング制御ブ
【０００８】
【外８】 ユニットが提供される。本発明によれば、内部あるいは
外部メモリの選択的アクセスのための別途のモード選択
端子は必要でないし、既に用いられている端子の信号の
みにモード選択が可能である。
【０００９】
【実施例】本発明の目的にしたがい構成された装置の特
徴は添付の図面を参照した好ましい実施例の説明からさ
らに明らかになるだろう。図１は、本発明の回路が備え
られたＭＣＵ１の内部ブロック図及びこれに外部メモリ
２が連結された状態を示すブロック図であり、図１の本
発明の回路は図２に詳細に示されている。
【００１０】
【外９】 は従来と同様であるが、これをより詳細に説明すると、
次の通りである。前記一例をとったＭＣＵは、例えば、
インテル社の８ビットＭＣＵであるＩＣチップ番号‘８
０５１’であり、これと同様なことで適用することがで
きる。図１のＭＣＵ１の内部には別途のフィン端子を要
求せず、内部ＲＯＭ及び外部
【００１１】
【外１０】 をも含んでいる。前記のＭＣＵは図１に示すように、内
部ＲＯＭ１１を有しているがその容量の大きさは４Ｋバ
イトであり、外部ＲＯＭの使用の際利用可能な容量の大
きさを６４Ｋバイトにまで拡張可能であるようになって
いる。しかし、このように外部拡張ＲＯＭを備えたとき
内部ＲＯＭアクセスアドレスと外部ＲＯＭアクセスアド
レスとが同時に共存するという問題、すなわち、同時に
アクセスされるのでこれを区分して選択的にアクセッシ
ングするため外部に別途の制御信号端子を有するよ
【０
０１２】
【外１１】 ’が‘０’にセッティングされたときには外部ＲＯＭを
選択するようにしている。
【００１３】
【外１２】 この場合には内部ＲＯＭ１１のみをアクセスするがこれ
は内部ＲＯＭ１１の出
【００１４】
【外１３】 モリ制御ブロック１３と外部タイミング制御ブロック１
４とに制御信号として供給される。外部との連結のため
のポートを有している外部メモリ制御ブロック１３にお
いて、ポート０はマルチプレクサポートとしてアドレス
／データポートであり、ポート１はアドレスポートであ
る。かかる外部メモリ制御ブロック１３はその詳細
【０
０１５】
【外１４】 ＭＣＵ内の外部タイミング制御ブロック１４にも印加さ
れるが、このブロック１４はＭＣＵ内のバスサイクルタ
イミングを制御するものであり、現在のメモリアクセス
状態が内部かあるいは外部かを判断しメモリインタフェ
ースに必要なアド
【００１６】
【外１５】 が‘１’である場合は、本例において、内部ＲＯＭの大
きさである４Ｋバイト領域においては内部ＲＯＭをアク
セスし、４Ｋバイト領域を超える場合、外部タイミング
コントロールブロック１４においては４Ｋバイト以上の
外部メモリをアクセスすることができるように転換する
。
【００１７】
【外１６】 ブロック１３と外部タイミング制御ブロック１４とにロ
ーレベル信号として供給される。したがって、この場合
内部ＲＯＭの大きさに対応する外部ＲＯＭのアドレスが
選択される。
【００１８】
【外１７】 １３はポートを通じて外部メモリをアクセスして外部Ｒ
ＯＭを使用可能にする。
【００１９】
【外１８】 得られた信号を関連回路に供給するようにするものであ
る。
【００２０】
【外１９】 ットであることを検出するリセット検出ロジック部１５
と、このリセット検出ロジック部１５からの出力信号を
受けて内部あるいは外部拡張メモリの選択を決定するサ
ンプリングクロックを発生させるメモリアクセスクロッ
ク発生部１６と、
【００２１】
【外２０】 させるラッチ１７から出力される。図１に本発明の回路
をブロック図に示しているが、これを実現した具体的な
実施例は図２に示している。しかし、本発明は図２に示
す例に局限せず、さらに後述するように外部から印加さ
れる特定信号の利用を制限するものではない。
【００２２】
【外２１】 メモリアクセス制御が可能である。図２及び図３の波形
図を用いて本発明の動作を説明する。外部からのメイン
クロックＸＴＡＬ１はリセット検出ロジック部１５を構
成する四つのＤフリップフロップのクロック端子に共に
供給される。そして、この信
【００２３】
【外２２】 変移すなわち、‘ハイ’から‘ロー’への変移が発生さ
れた場合（図３Ｂ参照）、インバータ２０１により第１
のＤフリップフロップ２０２は入力として‘１’値を有
するようになる。したがって、前段の出力が次の段の入
力に連結されている引き続いたＤフリップフロップ等の
それぞれの出力Ｑ１　〜Ｑ４は図３Ｃないし図３Ｆのよ
うにクロックＸＴＡＬ１に同期して生成される。
【００２４】ここで、発明の目的の実現のため用いられ
ているリセット信号はＭＣＵ自体の初期化のためのもの
であるが（ローレベルからアクティブ）、使用者による
リセットが設定された場合ＭＣＵのリセット、すなわち
初期化のために図３に示すようにリセット信号が‘ハイ
’に戻るまで所定の時間すなわち、多数のクロックが要
求される。本発明の実施例においては、リセットが検出
されるため外部クロックの５クロック周期の間リセット
が‘ロー’に維持されるとシステムリセット信号がアク
ティブされるようにする。回路からみるように、ローレ
ベルとなったリセット信号が所定の動作完了の後再びハ
イレベルとなる時間の間隔下において、Ｄフリップフロ
ップそれぞれの出力はＡＮＤゲート２０６によりいずれ
も‘ハイ’であるときハイレベルの信号出力を形成して
システムリセット信号ＲＳＴを出力し、これはＭＣＵの
他の機能を有する各ブロックに供給される。
【００２５】その後、所定の時間経過の後すなわち、初
期化が終了されたあとリセット信号は図３Ｂに示すよう
に、ハイレベルとなるがこの時点においてそれぞれのフ
リップフロップ２０２〜２０５の出力は有している状態
を反転して順次にローレベル
【００２６】
【外２３】 ット信号ＲＳＴはローレベルとなり、一方、第３のＤフ
リップフロップ２０４の
【００２７】
【外２４】 ７に入力させて、入力される信号がいずれも‘ハイ’に
なるとき、前記ＡＮＤゲート２０７は‘ハイ’の信号を
出力する（図３Ｈ参照）。このとき、リセットすなわち
初期化の後にＭＣＵはＲＯＭから命令語をフェッチして
くるようにメモリアクセスを行なわなければならないが
、内部メモリアク
【００２８】
【外２５】 ために‘ロー’を挿入してＭＣＵ　リセット後に挿入選
択された信号をラッチに印加するようにする。これはメ
モリアクセスクロック信号ＥＡＣＬＫの有効状態（ハイ
レベル）で利用可能であるようにしなければならないが
、前記メモリアクセスクロック信号Ｅ
【００２９】
【外２６】 動作の後ある変動に対してはメモリアクセスクロック信
号ＥＡＣＬＫの不在でＭＯＳ素子により信号伝送が遮断
されるので、ラッチ１７には影響を及ぼさない。
【００３０】
【外２７】 とができ、この信号の供給でＭＣＵ動作が円滑に行なわ
れる。
【００３１】
【発明の効果】
【００３２】
【外２８】 目的用の端子を三つの状態に用いる場合、外部メモリ拡
張可能なＭＣＵにおいて内部ＲＯＭと同様な範囲の外部
ＲＯＭアドレス指定の混乱を防止するための別途の専用
端子が必要せず、さらに、別途のＲＯＭレス用ＭＣＵを
具現する必要がないという長所が有する。
【図面の簡単な説明】
【図１】本発明が適用されたＭＣＵ及び外部ＲＯＭが連
結された様態を示すブロック図である。
【図２】本発明の回路構成図である。
【図３】図３ＡからＪは本発明の回路の各部波形図であ
る。
【符号の説明】
１　　ＭＣＵ ２　　外部メモリ １３　　外部メモリ制御ブロック １４　　外部タイミング制御ブロック ２０６、２０７　　ＡＮＤゲート
【外２９】

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　外部メモリ制御ブロック、外部タイミ
    ング制御ブロック及び内部メモリを有しており、これら
    ブロックにより外部拡張メモリアクセスが可能なマイク
    ロコントローラユニットにおいて、前記マイクロコント
    ローラユニットの初期化のためのリセット信号及び外部
    クロックを受けてリセットであることを検出するリセッ
    ト検出部、前記リセット検出部の出力信号を受けて内部
    あるいは外部拡張メモリの選択的アクセスのためのクロ
    ックを発生させるメモリアクセスクロック発生部及び前
    記クロックとメモリ 【外１】 【外２】 モリ制御ブロックと外部タイミング制御ブロック及び内
    部タイミング制御ブロッ 【外３】 ントローラユニット。
  2. 【請求項２】　　前記リセット検出部は外部クロック（
    ＸＴＡＬ１）を共に供給されてリセットのレベル変移さ
    れた信号に準じて遅延された信号を発生する多数のＤフ
    リップフロップに連結されて各段の出力はＡＮＤゲート
    ２０６によりシステムリセット信号を生成することを特
    徴とする請求項１記載のマイクロコントローラユニット
    。
  3. 【請求項３】　　前記メモリアクセスクロック発生部は
    リセット検出部の順次 【外４】 られることを特徴とする請求項１記載のマイクロコント
    ローラユニット。
  4. 【請求項４】　　前記ラッチはリセット動作後ハイレベ
    ルになるメモリアクセスクロック発生部の出力信号によ
    りスイッチングオンされるＭＯＳ素子と、この【外５】 たゲートとで構成されたことを特徴とする請求項１記載
    のマイクロコントローラユニット。
JP4021323A 1991-04-03 1992-02-06 マイクロコントローラユニット Expired - Fee Related JPH0679289B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019910005387A KR930008042B1 (ko) 1991-04-03 1991-04-03 마이크로 콘트롤러 유닛
KR5387/1991 1991-04-03

Publications (2)

Publication Number Publication Date
JPH04323746A true JPH04323746A (ja) 1992-11-12
JPH0679289B2 JPH0679289B2 (ja) 1994-10-05

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ID=19312883

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JP4021323A Expired - Fee Related JPH0679289B2 (ja) 1991-04-03 1992-02-06 マイクロコントローラユニット

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JP (1) JPH0679289B2 (ja)
KR (1) KR930008042B1 (ja)
DE (1) DE4200782C2 (ja)
FR (1) FR2674968B1 (ja)
GB (1) GB2254456B (ja)

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JPH0679289B2 (ja) 1994-10-05
DE4200782C2 (de) 1996-04-18
DE4200782A1 (de) 1992-10-15
FR2674968B1 (fr) 1995-06-09
US5371869A (en) 1994-12-06
KR930008042B1 (ko) 1993-08-25
GB2254456B (en) 1994-10-05
GB9200013D0 (en) 1992-02-26
KR920020433A (ko) 1992-11-21
GB2254456A (en) 1992-10-07
FR2674968A1 (fr) 1992-10-09

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