JPS61178794A - ジユアル ポート メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は単一のメモリによって提供されるよりも大きな
データ語を得るための相互接続を行なうために採用され
るジュアル　ポート　メモリに関する。

従来技術の説明 ジュアル　ポート　ランダム　アクセス　メモ！ｊ　（
ＤＰＲ）は“ポート”と呼ばれる２つの入／出力データ
経路がメモリ　アレイ内に格納されたデータに独立的に
アクセスすることを可能とする。

例えば、第１図に示されるように、典型的なジュアル　
ポート　メモリではポートＡあるいはポートＢのいずれ
かがメモリ　アレイ内のデータにアクセスすることがで
きる。読出しあるいは書込み機能のためにアクセスが必
要な場合、アクセスの要求を行っているポート、例えば
、ポートＡはこの要求を起動入力ＥＡを高電圧レベルか
ら低電圧レベルにスイッチすることによって伝える。こ
れによって、アドレス復号回路へのアドレス　ビジ）Ａ
Ｉ・・・Ａｎの入力が可能とされるが、このアドレス復
号回路は１つあるいは複数のメモリ位置のいずれがアク
セスされるべきかを選択する。

例えば、メモリが“Ｘ８”構成として実現されていると
きは、１つの要求について８個のメモリ位置がアクセス
される。次に、ＷＥＡ　（Ａポート書込み起動）入力の
電圧レベルに従って、８データピツトのメモリ　アレイ
の書込みあるいはメモリ　アレイからの読出しが行なわ
れる。ＢポートがＥＢ起動入力を高電圧レベルから低電
圧レベルに変更することによってメモリへのアクセス要
求を行なった場合も類似の動作が遂行される。この起動
入力（ＥＡＳＥＢ）には、典型的には集積回路の端子が
使用される。

ボー）Ａ及びポートＢの両方が同時にメモリアレイへの
アクセスを要求する場合、衝突が発生することが考えら
れる。幾つかの設計においては、この衝突は、“競合”
と呼ばれ、ポートＡ及びＢが同一のメモリ位置に同時に
アクセスを要求したときにのみに発生する。他の幾つか
の設計においては、この競合は所望の位置が同一である
とないとにかかわらず発生する。この競合を解決するた
めに、ポートＡ及びＢのいずれが最初にアクセス要求を
行なったか、つまり、起動入力ＥＡ及びＥＢのいずれが
最初に高値から低値に遷移したかを決定するための回路
が提供される。競合解決の結果に従って、メモリ選択ラ
イン（ＣＥＩＰ，ＣＥ２Ｐ）の片方が起動され、ポート
Ａあるいはポ−）Ｂのいずれかが最初にメモリ　アレイ
と交信することが許される。例えば、競合が発生し、ボ
ー）Ａが最初にアクセスした、つまり“優先権”を持つ
ものとして選択されたものと仮定する。すると、内部メ
モリ　サイクルが始動され、データの８ビツトがＡポー
トと関連するＩ１０ラインを介してメモリ内にあるいは
メモリ外に伝送される。

次に、次の内部メモリ　サイクルにふいて、他方のポー
ト（Ｂ）のメモリ　アレイへのアクセスが許される。こ
の２つの内部メモリ　サイクルがユーザからみた外部メ
モリ　サイクルを構成する。

他の幾つかの設計にふいては、ＤＰＲチップは競合が発
生した場合ポートの片方に“ビジー”信号を送くる。先
行技術の１つに右いては、この競合は２つのポートに供
給されるメモリ　アドレスを比較することによって検出
される。つまり、両方にポート上のアドレスが同一であ
るとき、競合が発生したと判断される。すると、外部回
路によって、、１片方のポートからの入／出力動作が他
方のポートのアクセス動作が終了するまで遅延される。

多くの状況において、単一メモリ　アレイによって提供
される以上のメモリ位置に同時にアクセスすることが要
求される。例えば、Ｘ８メモリが集積回路チップ上に実
現される場合、例えば、１６ビツト　マイクロプロセッ
サによって使用できるようにＩ１０経路を１６ビツトに
拡張することが必要となる。この場合、第１図に単純な
形式で示されるチップの２つが、第２図に示されるよう
に、この目的のために結合される。メモリ起動入力ＥＡ
及びＥＢは互いに接続でき、また任意のポートに対する
人／出カラインもそのポートに対する１つの（１６ビツ
ト）バスに統合できる。つまり、ポートＡがＤＰＲ＃１
のＡポートＩ１０ライン、並びにＤＰＲ＃２のＡポー）
Ｉ１０ラインを含むこととなる。同様に、Ｂポートは個
々のＤＰＲのＢポートのＩ１０ラインを含む。３２ビツ
ト　マイクロプロセッサ等に使用するためには追加のチ
ップが同様に加えられる。ただし、このようなマルチチ
ップ　メモリにおいては、競合を解決するために装置が
必要となる。この装置が本発明によって提供される。

発明の要約 本発明においては、同時にアクセスできるメモリ位置の
数を拡張するための向上された能力を持つシュアル　ポ
ート　メモリが提供される。本発明においては、少なく
とも１つの“スレーブ２メモリを制御するために“マス
ク”シュアル　ポート　メモリが採用される。この制御
はマスク　メモリ上の競合解決回路によって提供される
が、この競合解決回路はスレーブ　メモリ上のボートア
クセス要求装置に結合される制御出力を提供する。この
方法によって、２つあるいはそれ以上のメモリ間の競合
解決の相違に起因するデータ誤伝送の可能性が回避され
る。

発明の実施例 以下の詳細な説明は拡張データ語を形成するために相互
接続するための改良された能力を持つシュアル　ポート
　メモリに関する一個々のシュアル　ポート　メモリは
典型的には離散集積回路“チップ”として実現される。

ただし、この方法はウェーハ規模の集積回路の異なる部
分上に提供されるシュアル　ポート　メモリの相互接続
にも有効である。

本発明は第２図に示される語サイズ拡張のだめの技術に
よるとメモリ内へのデータの書込みあるいはこれからの
読出しにエラー（つまり、データの誤伝送）が発生する
という認識に起因する。このエラーは複数のメモリの１
つが競合を一方のポートを支持して解決し、一方、複数
のメモリのもう１つが同一の競合を他方のポートを支持
して解決するような状況において発生する。

例えば、第２図において、ボー）Ａ及びポートＢの両方
が同時に同一語位置への書込み動作を要求するものと仮
定する。また、さらに、最も上のシュアル　ボー）ＲＡ
Ｍ　（ＤＰＲ＃１）が最初のアクセスを行なうためにポ
ートＡを選択し、一方、ＤＰＲ＃２がＢポートを選択す
るものと仮定する。

すると、メモリ内に書込まれる１６ビツト語はボー）Ａ
によって指定される８ビツト、及びポート已によって指
定される他の８ビツトを持つ。従って、１６ビツト悟の
完全性が失なわれ、後続のこの語位置への読出し動作は
誤ったデータを検索することとなる。データの誤伝送の
可能性は２つのポートからのアクセス要求がより同時的
に起こればおこるほど増加する。例えば、現在の設計に
おいては、５ナノ秒あるいはそれ以上によって分離され
るアクセス要求は両方のＤＰＲによって同様に解決され
る可能性が非常に高い。この場合、データの誤伝送は発
生しない。しかし、要求が数ピコ秒程度しか分離してな
いときは、競合解決のランダムさが一般的に２つのアク
セス要求の間の時間差に逆比例して指数的に増加するた
めデータの誤伝送の可能性がより大きくなる。メモリ要
求の数が多量であること及びデータの完全性の重要さか
らエラーの潜在的な可能性がシステムの信頼性に重要な
制約を与えることがある。

本発明はこの問題を単一の競合解決回路を提供すること
によって解決するが、この回路は拡張語を形成するため
に接続された全てのＤＰＲに対してアクセスの優先度を
決定する。第３図に示されるごとり、′マスタ”ＤＰＲ
チップは起動入力ＥＡ及びＥＢ上にアクセス要求を受信
し、“スレーブＤＰＲチップに制御信号ＥＳＡＳＥＳＢ
を提供する。この制御信号はマスク　チップ上の競合解
決回路から派生されるが、この回路は、例えとによって
、ＥＳＡ制御出力あるいはＥＳＢ制御出力のいずれかが
最初に起動されるようにする。

選択されたＥＳＡあるいはＥＳＢ制御出力の起動は他の
制御出力の起動からスレーブ　チップが全てマスク　チ
ップと同一のポートを選択できるのに十分な時間間隔を
おいて実行される。これを達成するため、スレーブ　チ
ップの全ての起動入力（ＥＡ、ＥＢ）はマスク　チップ
の対応する制御出力（ＥＳＡ、ＥＳＢ）に接続される。

制御出力が起動された状態（例えば、低値）にとどまる
期間も、後に詳細に説明されるごとく、スレーブチップ
が両方のポートに対する内部メモリサイクルを完了する
のに十分な時間とされる。通常、全てのチップには製造
過程において制御出力（ＥＳＡ、ＥＳＢ）が提供され、
ユーザによって任意のチップがマスクとして選択され、
その他のチップがスレーブとして選択される。（説明を
簡単にするため、第３図にはＡポートに体するＩ１０出
力のみが示されているが、個々のＤＰＲに対してＢボー
トにも同様にＩ１０出力が提供される）。

第４図にはこれを遂行するのに適する回路が示される。

前述と同様にＥＡ及びＥＢ入力が競合解決回路に提供さ
れる。これに加えて、これら入力は図示されるごとく、
Ｒ−Ｓフリップフロップ＃１及び＃２の“セット”入力
にも提供される。競合解決回路の出力ＣＥＩＰ及びＧＥ
２Ｐがそれぞ提供される。この“Ｑ″出力ＥＳＡ及びＥ
ＳＢ信号を提供する。この回路は以下のように動作する
。高値のＥＡ大入力無条件にフリップフロップ＃１を高
Ｑ出力レベル、従って、高ＥＡＳレベルを生成するよう
にセットする。同様に、高ＥＢレベルは高ＥＳＢレベル
を生成する。起動入力ＥＡ、ＥＢの高値から低値への遷
移は両者ともフリップフロップのセット信号を除去し、
競合回路の動作を開始°させる。競合解決回路がＡボー
トに優先を与えるものと仮定すると、ＣＥＩＰ信号は低
値から高値への遷移を起こす。第５図を参照すること。

この遷移は競合解決時間、ＴＣＲと呼ばれる遅延の後に
起こるが、この遅延時間は、通常、ＥＡ及びＥＢの遷移
がどの程度同時に発生するかによって決定される。ＣＥ
ＩＰ遷移によってＡポートのメモリ　サイクルが開始さ
れ、またフリップフロップ＃１がリセットされ、結果と
して、ＥＳＡライン上の高値から低値への遷移が起こる
（第５図）。

これによって、前述したごとく、スレーブ　チップの全
てもまたＡポート要求に優先度を与えることが保証され
る。。（マスク　チップが競合をＢポートに有利に解決
する場合も類似の動作によってＢポートの選択が行われ
る。） ＴＣＥＩＰの期間の後に内部（Ａポート）サイクルが終
了すると、ＣＥＩＰ信号は低電圧状態に戻どる。しかし
、ＥＳＡ信号はフリップフロップ＃１がＥＡ大入力低値
から高値への遷移によってセットされるまで低値のとど
まる。これは入力起動信号（例えば、ＥＡ）をある最低
時間だけ低値に保持することを要求するチップに対する
仕様によって規定できる。この最低時間、ＴＢＬ（ｍｉ
ｎ）はポートＡに対して指定される最大内部サイクル時
間、ＴＣＢＩＰ（ｍａｘ）にポートＢに対する最大内部
サイクル時間、ＴＣＢ２Ｐ（ｍａｘ）を加えたものに、
さらに競合を満足に解決するのに要求される最大時間、
ＴＣＲ（ｍａｘ）を加えたものに概むね等しくされる。

ボー）Ｂ及びフリップフロップ＃２についても同様のこ
とがいえる。実際にはポートに対する内部サイクル時間
、ＴＣＢＩＰ及びＴＣＢ２Ｐは同一チップについては概
むね同一であるが、チップ間ではチップが製造された条
件によって異なることに注意する。例えば、典型的な設
計のチップのサイクル時間は約２５から７０ナノ秒の範
囲である。

従って、上記の方法は制御信号（ＢＳＡ　５ＢＳ８＞の
低値に向うエツジを少なくとも最大限の特性を持つよう
に製造され最大限の速度にて動作するＤＰＲチップの内
部サイクル時間だけ分離させる。

この間隔はスレーブ　チップの正しい動作を保証するの
に十分なものである。さらに、上記の方法はＥＳＡ制御
信号あるいはＥＳＢ制御信号がスレーブＤＰＲチップが
それらのＡポート及びＢポート　サイクルの両方を完結
するのに十分な時間だけ低値にとどまることを保証する
。これはスレーブ　チップが低速の特性を持つように製
造され最低速度にて動作する場合についても保証される
。

従って、この方法はＤＰＲ語サイズ拡張技術の速度に関
する問題を解決する。

前述のごとく、起動信号をＤＰＲチップへの２つの入力
端子（ＥＡ、ＥＢ）に提供することもできるが、別の方
法として、この機能をアドレス遷移検出器によって提供
することも可能である。つまり、ＤＰＲ内にいずれかの
ポートに対するアクセス要求が発生したことを検出する
ための追加の回路を提供し、これによってこれに加えら
れるメモリ　アドレス　ビットを検出することもできる
。

そして、この回路を同時に要求が発生した場合にどちら
のポート（ＡあるいはＢ）が優先を得るかを決定するた
めに競合解決回路に信号を提供するのに使用することも
できる。この場合にも１つあるいは複数のスレーブ　チ
ップを制御するための本技術を使用することができる。

この場合、フリップフロップ（第４図）のセット入力が
アドレス遷移回路に接続される。本発明を実現するため
に他のタイプの制御論理回路を使用することも可能であ
るが、好ましい実施態様としては説明のＲ−Ｓフリップ
フロップが使用される。

本発明のもう１つ特徴はオプションとして、メモリ　ア
ドレス情報をマスク　チップの起動入力（ＥＡ、ＥＢ）
からスレーブ　チップにラッチするための装置を含むこ
とができることである。つまり、通常の（単一チップ）
ＤＰＲ動作においては、書込みサイクルの場合、入力デ
ータ、メモリアドレス、及び書込み起動信号が起動入力
（ＥＡあるいはＥＢ）に加えられる起動信号の立下りエ
ツジに右いてストローブ及びラッチされる。

従って、起動信号に対して指定される入力情報のセット
アツプ時間及び保持時間を満足することが要求される。

例えば、セットアツプ時間は０ナノ秒に指定されるが、
これは起動信号が低値に遷移したとき全ての入力情報が
有効でなくてはならないことを意味する。保持時間は、
例えば、２０ナノ秒に指定されるが、これは起動信号が
低値に遷移した後に少なくともこの時間だけ入力情報が
有効のままに保持されなければならないことを意味する
。前述の語サイズ拡張技術（第３図）において、ＤＰＲ
がスレーブ　デバイスとして使用される場合、このデバ
イスに対する起動信号はマスクＤＰＲから派生される。

この派生された起動信号（ＥＳＡあるいはＥＳＢ）はシ
ステム起動入力（ＥＡあるいはＥＢ）に対して内部ＤＰ
Ｒサイクル時間に競合解決時間を加えた時間だけ遅延さ
れる。

ユーザはこの遅延を認識し、これを考慮に入れることが
必要である。このため、保持時間要件が考えられる最大
の追加の内部遅延だけ延長される。

例えば、保持時間仕様が１１５ナノ秒に増加される。こ
れは特に、通常、システムがこれに対して最も敏感であ
るアドレス入力保持パラメータに大きな影響を与える。

起動入力と独立して動作する別個のアドレスラッチ起動
入力（ＡＬＥＡＳＡＬＥＢ）を使用して、語サイズ拡張
用のＤＰＲを構成し、しかもスレーブＤＰＲのアドレス
入力に対する保持時間仕様を元のままに維持することが
可能である。この構成が第６図に示される。このオプシ
ョンとしての方法においては、アドレス情報がシステム
起動入力（ＥＡＳＥＢ）によってマスタＤＰＲ及びスレ
ーブＤＰＨの両方にラッチされる。これによって、アド
レス入力に対する保持時間仕様を短Ｘ保つことができる
。第７図にしめされるごとく、ＡＬＥＡ及びＡＬＥＢ入
力は別の方法としてスレーブチップに対するＥＡ及びＥ
８入力に接続することもできる。これによって、配線を
単純にすることが可能であるが、この場合は、前述のご
とく、追加のアドレス保持時間を必要とする。第６図及
び第７図にはポートへのＩ１０出力のみが示されるが、
ポートＢにもＩ１０出力が同様に提供されることは勿論
である。

【図面の簡単な説明】

第１図は従来のシュアル　ポート　メモリの構成を示す
図、 第２図は語サイズを拡張するために２つあるいはそれ以
上のシュアル　ポート　メモリを相互接続を示す図、 第３図は本発明に従って相互接続されたシュアル　ポー
ト　メモリを示す図、 第４図は本発明を実現するのに適する回路を示す図、 第５図は本発明による技術と関連する信号のタイミング
を示す図、そして 第６図及び第７図は本発明によるオプションとしてのア
ドレス　ラッチ能力を持つメモリを相互接続するための
もう１つの方法を示す図である。 出　願　人：アメリカン　テレフォン　アンドテレグラ
フ　カムパニー ｌａ　Ｉ ＦＩＧ、　２ 日Ｇ、　３ ＦＩＧ、　４ ＦＩＧ、　　５ 日Ｇ、　６ 日Ｇ、　７

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイ、該アレイと通信するための第１のポ
   ート及び第２のポート、該第１のポートに対する該メモ
   リアレイへのアクセスを要求するための第１の起動入力
   装置、該第２のポートに対する該メモリアレイへのアク
   セスを要求するための第２の起動入力装置、及び該通信
   に対して該第１及び第２のポートの片方を選択するため
   の衝突解決装置を含む集積回路ジュアルポートメモリに
   おいて、 該集積回路がさらにスレーブジュアルポー トメモリの起動入力装置に接続され、該スレーブジュア
   ルポートメモリの同一ポートが該 ジュアルポートメモリの選択されたポートとして選択さ
   れることを保証するための制御出力装置を含むことを特
   徴とする集積回路。 ２、特許請求の範囲第１項に記載の集積回路において、
   該制御出力装置が該第１の起動入力装置及び該衝突解決
   装置の第１の出力に接続された第１の論理回路、及び該
   第２の起動入力装置及び該衝突解決装置の第２の出力に
   接続された第２の論理回路を含むことを特徴とする集積
   回路。 ３、特許請求の範囲第２項に記載の集積回路において、
   該第１及び第２の論理回路がフリップフロップ回路であ
   ることを特徴とする集積回路。 ４、特許請求の範囲第１項に記載の集積回路において、
   さらにラッチ起動信号が加えられたとき、該ジュアルポ
   ートメモリに加えられたアドレスをラッチするためのラ
   ッチ入力装置が含まれることを特徴とする集積回路。 ５、特許請求の範囲第１項に記載の集積回路において、
   該第１及び第２の起動入力装置がそれぞれ該衝突解決回
   路に接続された該集積回路の端子から成ることを特徴と
   する集積回路。 ６、特許請求の範囲第１項に記載の集積回路において、
   該第１及び第２の起動入力装置が該第１のポート及び該
   第２のポートに対するアドレス入力に接続されたアドレ
   ス遷移検出回路を含むことを特徴とする集積回路。