JPS61194549A - 記憶装置のアドレス紛争検出および仲裁装置 - Google Patents
記憶装置のアドレス紛争検出および仲裁装置Info
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- JPS61194549A JPS61194549A JP61024242A JP2424286A JPS61194549A JP S61194549 A JPS61194549 A JP S61194549A JP 61024242 A JP61024242 A JP 61024242A JP 2424286 A JP2424286 A JP 2424286A JP S61194549 A JPS61194549 A JP S61194549A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明は多ポート電子記憶装置に関するものであり、更
に詳しくいえばそのような電子記憶装置のポートの間の
紛争（コンテンション）を検出および仲裁する装置に関
するものである。
に詳しくいえばそのような電子記憶装置のポートの間の
紛争（コンテンション）を検出および仲裁する装置に関
するものである。
電子記憶装置のブロックは個々の記憶場所に組織される
のが普通であり、各記憶場所は１つまたはそれ以上の２
進数（ビット）を含む。そのような各記憶場所にはアド
レスが付けられる。特定の記憶場所から情報を読出すた
め、またはその記憶場所に情報を書込むために、その記
憶場所のアドレスが記憶装置のアドレスバスへ送られる
。アドレス信号はｎビット信号として通常与えられる。
のが普通であり、各記憶場所は１つまたはそれ以上の２
進数（ビット）を含む。そのような各記憶場所にはアド
レスが付けられる。特定の記憶場所から情報を読出すた
め、またはその記憶場所に情報を書込むために、その記
憶場所のアドレスが記憶装置のアドレスバスへ送られる
。アドレス信号はｎビット信号として通常与えられる。
ここに、ｎは正の整数である。
ある特定の用途では、同じ記憶装置ブロック内の記憶場
所に対して、２つ以上のプロセッサまたは他の種類の回
路によるアクセスの許容を必要とすることがしばしばあ
る。そのために種々のや、り方が用いられている。１つ
のや多方では、記憶装置ブロックをアクセスすることを
求めている各回路に、るる時間だけ排他独占的に７り七
゛ス゛を行わせる回路を用いる。このやり方がよく機能
する状況もめるが、他の状況の下で好ましいやり方とし
て、そのようなアクセスを求めている全□ての回路がア
クセスを同時的に行えるようにすることである。複数の
外部回路が記憶装置の同じブロック内の記憶場所を同時
にアクセスできるようにする記憶装置回路は、デュアル
記憶装置または多ポート記憶装置と呼ばれる。そのよう
な記憶装置は複数のアドレス入力端子と、複数のデータ
入力／出力（Ｉｌｏ、）ポートを有する。１つのデータ
Ｉ１０ポートに各アドレス入力端子が組合わされる。読
出し動作を行うものとすると、記憶装置に組合わされて
いる回路が記憶装置内の指定されている場所に格納され
ている値をアドレスバスを通じて、そのアドレスバスに
組合わされているＩ１０ポートへ与えるら同様に、書込
み動作を行うものとすると、Ｉ１０ポートに到達した値
がそのＩ１０ポートに組合゛ わ嘔れているアドレスバ
スに対して指定された記憶装置内の記憶場所に格納され
る。
所に対して、２つ以上のプロセッサまたは他の種類の回
路によるアクセスの許容を必要とすることがしばしばあ
る。そのために種々のや、り方が用いられている。１つ
のや多方では、記憶装置ブロックをアクセスすることを
求めている各回路に、るる時間だけ排他独占的に７り七
゛ス゛を行わせる回路を用いる。このやり方がよく機能
する状況もめるが、他の状況の下で好ましいやり方とし
て、そのようなアクセスを求めている全□ての回路がア
クセスを同時的に行えるようにすることである。複数の
外部回路が記憶装置の同じブロック内の記憶場所を同時
にアクセスできるようにする記憶装置回路は、デュアル
記憶装置または多ポート記憶装置と呼ばれる。そのよう
な記憶装置は複数のアドレス入力端子と、複数のデータ
入力／出力（Ｉｌｏ、）ポートを有する。１つのデータ
Ｉ１０ポートに各アドレス入力端子が組合わされる。読
出し動作を行うものとすると、記憶装置に組合わされて
いる回路が記憶装置内の指定されている場所に格納され
ている値をアドレスバスを通じて、そのアドレスバスに
組合わされているＩ１０ポートへ与えるら同様に、書込
み動作を行うものとすると、Ｉ１０ポートに到達した値
がそのＩ１０ポートに組合゛ わ嘔れているアドレスバ
スに対して指定された記憶装置内の記憶場所に格納され
る。
そのや夛方はほとんどの状況の下で良く機能する。しか
し、記憶装置□の同じ記憶場所をアクセスしようとして
いる２つの回路が同時にアクセスすると問題が起きる。
し、記憶装置□の同じ記憶場所をアクセスしようとして
いる２つの回路が同時にアクセスすると問題が起きる。
その問題は、一方の回路が記憶場所に書込もうとし、他
方の回路がそれと同じ記憶場所から読出し、またはその
記憶場所に書込もうとする時に厳しくなる。そのような
状況の下で起きる問題を解決するために、どの回路が最
初にその記憶場所をアクセスしようとしたかを判定し、
後からアクセスしようとした回路ヘビジー信号を与える
回路を設けねばならない。そのビジー信号は、最初の回
路がそれの動作を終るまで、後の回路が記憶装置をアク
セスすることを阻止する。
方の回路がそれと同じ記憶場所から読出し、またはその
記憶場所に書込もうとする時に厳しくなる。そのような
状況の下で起きる問題を解決するために、どの回路が最
初にその記憶場所をアクセスしようとしたかを判定し、
後からアクセスしようとした回路ヘビジー信号を与える
回路を設けねばならない。そのビジー信号は、最初の回
路がそれの動作を終るまで、後の回路が記憶装置をアク
セスすることを阻止する。
本発明は、アドレス紛争を検出し、その紛争を多ポート
記憶装置にて解決する装置を提供するものである。Ａポ
ートおよびＢポートの２つのポートを有する実施例にお
いては、装置はＡポートに到達したアドレス信号を、Ｂ
ポートに到達したアドレス信号を遅延させて得たアドレ
ス信号と比較するように機能する。アドレス信号がＡポ
ートに最初に到達した時に、一致が見出されると、アド
レス紛争が存在する。更に、比較に使用されるＢポート
に到達したアドレス信号は遅延させられたから、一致す
るためには、Ｂポートアドレス信号がＢポートに最初に
到達していなければならない。
記憶装置にて解決する装置を提供するものである。Ａポ
ートおよびＢポートの２つのポートを有する実施例にお
いては、装置はＡポートに到達したアドレス信号を、Ｂ
ポートに到達したアドレス信号を遅延させて得たアドレ
ス信号と比較するように機能する。アドレス信号がＡポ
ートに最初に到達した時に、一致が見出されると、アド
レス紛争が存在する。更に、比較に使用されるＢポート
に到達したアドレス信号は遅延させられたから、一致す
るためには、Ｂポートアドレス信号がＢポートに最初に
到達していなければならない。
したがって、Ｂポートがその記憶場所に対するそれのア
クセスを終了するまで、Ａポートに対してビジー信号が
発生される。Ｂポートにおける現在のアドレス信号を、
Ａポートからの遅延させられたアドレス信号と比較する
ために類似の回路が設けられる。この類似の回路は、求
められた時にＢポートに対してビジー信号を発生する。
クセスを終了するまで、Ａポートに対してビジー信号が
発生される。Ｂポートにおける現在のアドレス信号を、
Ａポートからの遅延させられたアドレス信号と比較する
ために類似の回路が設けられる。この類似の回路は、求
められた時にＢポートに対してビジー信号を発生する。
この装置は、付加比較回路と付加比較回路を設けること
により、３つ以上のポートに対して使用するように拡張
できる。
により、３つ以上のポートに対して使用するように拡張
できる。
以下、図面を参照して、２ポート記憶装置について本発
明の詳細な説明する。
明の詳細な説明する。
しかし、本発明は２ポート記憶装置に限定されるもので
はなく、３つ以上のポートを有する記憶装置にも使用で
きることが当業者には容易にわかるであろう。更に、各
アドレスはｎビットを有するものと仮定する。ここに、
ｎは正の整数である。
はなく、３つ以上のポートを有する記憶装置にも使用で
きることが当業者には容易にわかるであろう。更に、各
アドレスはｎビットを有するものと仮定する。ここに、
ｎは正の整数である。
各アドレスポートには４本のアドレス線が接続されてい
るように図示したが、通常はｎは４より大きい数である
。Ａポートアドレス入力端子に到達したアドレス信号を
符号Ａａｏ、ＡＩＬ１＋・・・Ａａ（ｎ−１） で表
す。それらのアドレス信号の遅延させられたものを符号
ＡａｏＤ、ＡＩＬ１１） ｌ ” °Ａ＆（ｎ−１１Ｄ
で表すＯＢポートアドレス入力端子に到達するアドレス
信号に対しても同様な符号を用いる。
るように図示したが、通常はｎは４より大きい数である
。Ａポートアドレス入力端子に到達したアドレス信号を
符号Ａａｏ、ＡＩＬ１＋・・・Ａａ（ｎ−１） で表
す。それらのアドレス信号の遅延させられたものを符号
ＡａｏＤ、ＡＩＬ１１） ｌ ” °Ａ＆（ｎ−１１Ｄ
で表すＯＢポートアドレス入力端子に到達するアドレス
信号に対しても同様な符号を用いる。
第１図に示されている装置においては、信号Ａａｏが到
達して信号線１０１ｏ へ与えられる。この信号線１０
８ｏは、遅延発生器１２１ｏと出力領域１４．。
達して信号線１０１ｏ へ与えられる。この信号線１０
８ｏは、遅延発生器１２１ｏと出力領域１４．。
に電気的に接続される。その遅延発生器１２１ｏ は
出力領域１６ａｏ へ電気的に接続される。したがって
、元のアドレス信号ＡＩＬｏは出力領域１４．８ に
おいて利用でき、遅延されたアドレス信号ＡＩＬＯＤ
は出力領域１６．８において利用できる。同様に、Ａポ
ートアドレス入力端子に到達した残りのアドレス信号を
遅延させたものも発生され、適切な出力領域へ与えられ
る。また、第１図に示されている、Ｂポートアドレス入
力端子に到達するアドレス信号に対して類似の現在のア
ドレス信号と遅延させられたアドレス信号が備えられる
。
出力領域１６ａｏ へ電気的に接続される。したがって
、元のアドレス信号ＡＩＬｏは出力領域１４．８ に
おいて利用でき、遅延されたアドレス信号ＡＩＬＯＤ
は出力領域１６．８において利用できる。同様に、Ａポ
ートアドレス入力端子に到達した残りのアドレス信号を
遅延させたものも発生され、適切な出力領域へ与えられ
る。また、第１図に示されている、Ｂポートアドレス入
力端子に到達するアドレス信号に対して類似の現在のア
ドレス信号と遅延させられたアドレス信号が備えられる
。
第２図は、第１図の遅延発生器１２＆。のような電子的
遅延手段として使用できる電子装置の例を示す。この実
施例においては、遅延手段は単に２つの電子的インバー
タ１Ｂ、８．２０ａｏである。それらのインバータのゲ
ート遅延は本発明のための遅延として十分である。遅延
させるために２つのインノ（−タを使用することは、イ
ンバータの使用の容易性から・、好ましいことでらる。
遅延手段として使用できる電子装置の例を示す。この実
施例においては、遅延手段は単に２つの電子的インバー
タ１Ｂ、８．２０ａｏである。それらのインバータのゲ
ート遅延は本発明のための遅延として十分である。遅延
させるために２つのインノ（−タを使用することは、イ
ンバータの使用の容易性から・、好ましいことでらる。
しかし、本発明は一対のインバータを使用することに限
定されるものではなく、遅延させるために他の方法を使
用することもできる。
定されるものではなく、遅延させるために他の方法を使
用することもできる。
次に第３図を参照する。この図には、アドレス紛争が存
在するかどうかを判定し、アドレス紛争が存在した場合
にその紛争を解決する装置が示δれている。第３図には
一連の排他的ＯＲゲート２２ａｂ０１２２ａｂｌ ｌ
２２ｍｂｇ ＋ ２２ｍｂ（ｎ−１） ＋ ２２ｂａｏ
＋ ２２ｉｉ１１ 参２２ｂａ２＋２２ｈａ（ｎ−１
）が示されている。第３図において、下付符号ａｂは、
遅延されていない信号が排他的ＯＲゲートにおいて遅延
されたｂ信号に組合わされたことを示し、下付符号ｂａ
の使用はそれとは逆のケースを示すものである。各下付
符号につけられている数は、その排他的ＯＲゲートにお
いて組合わされたアドレスビットの順序番号を示すもの
である。この規約に続いて、排他的ＯＲゲグー ２２ａ
ｂＯは現在の信号Ａａｏと遅延式れた信号部。Ｄを組合
わせるものである。信号Ａ、。と九。Ｄがともに零また
はともに１であると、排他的ＯＲゲート２２ａｂＯの出
力は零でめる。しかし信号Ａ＆ＯとＡｂＯＤ が互いに
異なると、排他的ＯＲゲグー ２２．ｂｏの出力は１に
等しい。同様に、他の排他的ＯＲゲートもそれが受けた
入力信号に基づいた出力信号を発生する。
在するかどうかを判定し、アドレス紛争が存在した場合
にその紛争を解決する装置が示δれている。第３図には
一連の排他的ＯＲゲート２２ａｂ０１２２ａｂｌ ｌ
２２ｍｂｇ ＋ ２２ｍｂ（ｎ−１） ＋ ２２ｂａｏ
＋ ２２ｉｉ１１ 参２２ｂａ２＋２２ｈａ（ｎ−１
）が示されている。第３図において、下付符号ａｂは、
遅延されていない信号が排他的ＯＲゲートにおいて遅延
されたｂ信号に組合わされたことを示し、下付符号ｂａ
の使用はそれとは逆のケースを示すものである。各下付
符号につけられている数は、その排他的ＯＲゲートにお
いて組合わされたアドレスビットの順序番号を示すもの
である。この規約に続いて、排他的ＯＲゲグー ２２ａ
ｂＯは現在の信号Ａａｏと遅延式れた信号部。Ｄを組合
わせるものである。信号Ａ、。と九。Ｄがともに零また
はともに１であると、排他的ＯＲゲート２２ａｂＯの出
力は零でめる。しかし信号Ａ＆ＯとＡｂＯＤ が互いに
異なると、排他的ＯＲゲグー ２２．ｂｏの出力は１に
等しい。同様に、他の排他的ＯＲゲートもそれが受けた
入力信号に基づいた出力信号を発生する。
各排他的ＯＲゲート２２ａｂｏ〜２２ｍｂ（ｎ−ｉ）か
らの出力はＮＯＲゲート２４．ｂ への入力信号となる
。同様に、各排他的ＯＲゲート２２ｂａｏ〜２２１）ａ
（ｎ−１）からの出力はＮＯＲゲーグー２４ｂ、への入
力信号となる。
らの出力はＮＯＲゲート２４．ｂ への入力信号となる
。同様に、各排他的ＯＲゲート２２ｂａｏ〜２２１）ａ
（ｎ−１）からの出力はＮＯＲゲーグー２４ｂ、への入
力信号となる。
更に、ＮＯＲゲーグー２４ｂ＆の出力信号はＮＯＲゲー
ト２４ａｂへの入力信号となり、ＮＯＲゲーグー２４ａ
ｂ の出力信号はＮＯＲゲーグー２４ｈａ への入力
信号となる。各ＮＯＲゲート２４ａｂ、２４ｂｃは付加
入力信号ｃｇｂ、ｃｇ。
ト２４ａｂへの入力信号となり、ＮＯＲゲーグー２４ａ
ｂ の出力信号はＮＯＲゲーグー２４ｈａ への入力
信号となる。各ＮＯＲゲート２４ａｂ、２４ｂｃは付加
入力信号ｃｇｂ、ｃｇ。
がそれぞれ与えられる。必ずしも全ての記憶装置が付加
入力信号ＣＥ、 、ＣＥｂを使用するわけではなく、本
発明においてもそれらの付加入力信号は不要である。し
たがって、本発明はそれらの付加入力信号なしでまず説
明することにする。
入力信号ＣＥ、 、ＣＥｂを使用するわけではなく、本
発明においてもそれらの付加入力信号は不要である。し
たがって、本発明はそれらの付加入力信号なしでまず説
明することにする。
ＮＯＲゲートの憚単的な動作に従って、ＮＯＲゲーグー
２４ａｂまたは２４ｂ、のいずれかへの入力信号のいず
れかが１でるると、そのＮＯＲゲートの出力は０である
。ＮＯＲゲーグー２４ａｂまたは２４ｂ、Ｌのいずれか
への入力信号の全てがＯに等しいと、そのＮＯＲゲート
の出力は１である。
２４ａｂまたは２４ｂ、のいずれかへの入力信号のいず
れかが１でるると、そのＮＯＲゲートの出力は０である
。ＮＯＲゲーグー２４ａｂまたは２４ｂ、Ｌのいずれか
への入力信号の全てがＯに等しいと、そのＮＯＲゲート
の出力は１である。
次に、最初はアドレス紛争が存在していないと仮定して
第３図の装置の動作を説明する。その場合には、Ａポー
トへ与えられた少くとも１個のビットが、Ｂポートへ与
えられた対応するビットと異っていなければならない。
第３図の装置の動作を説明する。その場合には、Ａポー
トへ与えられた少くとも１個のビットが、Ｂポートへ与
えられた対応するビットと異っていなければならない。
したがって、排他的ＯＲゲート２２ａｂＯ〜２２ａｂ
（ｎ−、）の少くとも１つが異なる入力信号を受けなけ
ればならず、したがって１に等しい出力信号を生ずる。
（ｎ−、）の少くとも１つが異なる入力信号を受けなけ
ればならず、したがって１に等しい出力信号を生ずる。
したがって、１ｌ−
ＮＯＲゲーグー２４ａｂ へ与えられる入力信号の少く
とも１つは、ＮＯＲゲーグー２４ａｂ の出力信号な
Ｏに等しくするような入力信号に等しくなければならな
い。同様に、ＮＯＲゲーグー２４ｂ、は１に等しい入力
信号を少くとも１つ受けねばならず、そうするとこのＮ
ＯＲゲートはＯに等しい出力信号を発生する。
とも１つは、ＮＯＲゲーグー２４ａｂ の出力信号な
Ｏに等しくするような入力信号に等しくなければならな
い。同様に、ＮＯＲゲーグー２４ｂ、は１に等しい入力
信号を少くとも１つ受けねばならず、そうするとこのＮ
ＯＲゲートはＯに等しい出力信号を発生する。
Ｂポートからの要求により記憶装置の動作が開始された
とすると、記憶場所のアドレスがＢポートのアドレス入
力端子へ送られる。そのアドレスは入力線Ａｂｏ ”
Ａｂ（ｎ−１１へ与えられる。そのアドレスが与えられ
てから少し遅れて、それと同じアドレスが遅延された形
で入力線ＡｂＯＤ −Ａｂ（ｎ−１）Ｄへ与えられる。
とすると、記憶場所のアドレスがＢポートのアドレス入
力端子へ送られる。そのアドレスは入力線Ａｂｏ ”
Ａｂ（ｎ−１１へ与えられる。そのアドレスが与えられ
てから少し遅れて、それと同じアドレスが遅延された形
で入力線ＡｂＯＤ −Ａｂ（ｎ−１）Ｄへ与えられる。
それから、Ａポートからの要求により記憶装置の動作が
開始されたものとすると、。
開始されたものとすると、。
求められたアドレスが入力線〜。−Ａ、（”。−１）へ
与えられる。同じ記憶場所がＡポートとＢポートを通じ
てアドレスされたとすると、各排他的ＯＲゲ） ２２ａ
ｂｏ〜２２ｍｂ（ｎ−０）への入力信号は２つの１゛ま
たは２つのＯである。したがって讐各排他的Ｏ胱ゲート
２２工。〜２２ｍｂ（ｎ−ｔ）はＯに等しい出力信号を
発生する。先に説明したように、ＮＯＲゲート２４ｂ１
はＯに等しい出力信号も発生する。したがって、Ｎ
ＯＲゲーグー２４ａｂ への全ての入力信号はＯに等し
いから、そのＮＯＲゲートは１に等しい出力信号を発生
する。この出力信号は、Ｂポートがそれのアクセスを終
るまで、Ａポートが求めている記憶場所をアクセスする
ことを阻止するビジー信号として使用される。更に、Ｎ
ＯＲゲート２４ａｂ からの出力信号がＮＯＲゲート
２４ｂＩＬ への入力信号として使用されることから、
Ａポートへ送られた遅延されたアドレスが排他的ＯＲゲ
ート２２ｂａｏ 〜２２ｂａ（ｎ−□）への入力線に到
達した後でも、ＮＯＲゲ−） ２４ｂ、が１に等しい入
力信号を少くとも１つ受は続けるようにされる。そのよ
うにしてＢポートはビジー信号を受けない。
与えられる。同じ記憶場所がＡポートとＢポートを通じ
てアドレスされたとすると、各排他的ＯＲゲ） ２２ａ
ｂｏ〜２２ｍｂ（ｎ−０）への入力信号は２つの１゛ま
たは２つのＯである。したがって讐各排他的Ｏ胱ゲート
２２工。〜２２ｍｂ（ｎ−ｔ）はＯに等しい出力信号を
発生する。先に説明したように、ＮＯＲゲート２４ｂ１
はＯに等しい出力信号も発生する。したがって、Ｎ
ＯＲゲーグー２４ａｂ への全ての入力信号はＯに等し
いから、そのＮＯＲゲートは１に等しい出力信号を発生
する。この出力信号は、Ｂポートがそれのアクセスを終
るまで、Ａポートが求めている記憶場所をアクセスする
ことを阻止するビジー信号として使用される。更に、Ｎ
ＯＲゲート２４ａｂ からの出力信号がＮＯＲゲート
２４ｂＩＬ への入力信号として使用されることから、
Ａポートへ送られた遅延されたアドレスが排他的ＯＲゲ
ート２２ｂａｏ 〜２２ｂａ（ｎ−□）への入力線に到
達した後でも、ＮＯＲゲ−） ２４ｂ、が１に等しい入
力信号を少くとも１つ受は続けるようにされる。そのよ
うにしてＢポートはビジー信号を受けない。
以上の説明は、記憶装置の紛争を本発明がどのようにし
て検出し、かつＢポートが最初にアドレスすべきポート
だとすると、Ｂポートのためにその紛争をどのようにし
て解決するかを述べたものでるる。同様に、Ａポートが
最初にアドレスすべきポートだとすると、Ａポートのた
めにその紛争は検出および解決される。２つのポートが
同時にアドレスされたとすると、両方のポートはビジー
信号を発生しようとし、他のポートへのアクセスを許す
。理論的には、それにより以後の全ての記憶装置アクセ
スは阻止されることになる。しかし、実際には、ＮＯＲ
ゲート２４．ｂと２４ｂ＆が同一に作られたとしても、
処理の差異のためにそれらのＮＯＲゲートは、そのよう
な阻止を避けるのに十分なほど異なって動作することが
予測される。とくに、それらのＮＯＲゲートの一方の容
量が他方の容量よｐ大きい。大きい容量を有するＮＯＲ
ゲートが容量の小さいＮＯＲゲートの出力なＯにさせる
ことができる。このように構成することにより、同時ア
クセスの状況において、Ａボー）ｔたはＢポートの何れ
かが優先するような機会を残すことができ、または一方
のＮＯＲゲートまたは他方のＮＯＲゲートがより大きい
容量を持つようにＮＯＲＯＲゲルト図して作り、製造さ
れた全ての記憶装置が、優先権を有するポートＡまたは
Ｂの１つを有するようにできる。
て検出し、かつＢポートが最初にアドレスすべきポート
だとすると、Ｂポートのためにその紛争をどのようにし
て解決するかを述べたものでるる。同様に、Ａポートが
最初にアドレスすべきポートだとすると、Ａポートのた
めにその紛争は検出および解決される。２つのポートが
同時にアドレスされたとすると、両方のポートはビジー
信号を発生しようとし、他のポートへのアクセスを許す
。理論的には、それにより以後の全ての記憶装置アクセ
スは阻止されることになる。しかし、実際には、ＮＯＲ
ゲート２４．ｂと２４ｂ＆が同一に作られたとしても、
処理の差異のためにそれらのＮＯＲゲートは、そのよう
な阻止を避けるのに十分なほど異なって動作することが
予測される。とくに、それらのＮＯＲゲートの一方の容
量が他方の容量よｐ大きい。大きい容量を有するＮＯＲ
ゲートが容量の小さいＮＯＲゲートの出力なＯにさせる
ことができる。このように構成することにより、同時ア
クセスの状況において、Ａボー）ｔたはＢポートの何れ
かが優先するような機会を残すことができ、または一方
のＮＯＲゲートまたは他方のＮＯＲゲートがより大きい
容量を持つようにＮＯＲＯＲゲルト図して作り、製造さ
れた全ての記憶装置が、優先権を有するポートＡまたは
Ｂの１つを有するようにできる。
以上の説明においては信号ＣＥＩＬ、ＣＪｂＫついては
触れなかった。全ての記憶装置ではないが、ある種の記
憶装置において使用されるチップイネイブル信号がある
。信号ＣＥ＆は、記憶装置の動作がＡポートからの要求
により始められた時にはＯに等しく、そのような動作が
行われない時は１に等しい。同様に、信号ＣＥｂは、記
憶装置の動作がＡポートからの要求により始められた時
にはＯに等しく、そのような動作が行われない時は１に
等しい。
触れなかった。全ての記憶装置ではないが、ある種の記
憶装置において使用されるチップイネイブル信号がある
。信号ＣＥ＆は、記憶装置の動作がＡポートからの要求
により始められた時にはＯに等しく、そのような動作が
行われない時は１に等しい。同様に、信号ＣＥｂは、記
憶装置の動作がＡポートからの要求により始められた時
にはＯに等しく、そのような動作が行われない時は１に
等しい。
本発明を使用する記憶装置がそのようなチップイネイブ
ル信号を使用するものとすると、それらの信号は、第３
図に示すようにしてＮＯＲゲート２４ａｂ 。
ル信号を使用するものとすると、それらの信号は、第３
図に示すようにしてＮＯＲゲート２４ａｂ 。
２４ｂａ へ接続すべきでるる。これが行われると、適
切なアドレス場所がそのポートへ送られ、関連するチッ
プイネイブル信号が００値になるまでは、そのポート記
憶装置のアドレッシングを開始したと考えられない。
切なアドレス場所がそのポートへ送られ、関連するチッ
プイネイブル信号が００値になるまでは、そのポート記
憶装置のアドレッシングを開始したと考えられない。
以上説明したように、この明細書では二重ボー） ＲＡ
Ｍにおける記憶装置での紛争の検出および解決を行う装
置について述べた。この同じ装置を３ボ一ト以上のポー
トを有する記憶装置に使用できることが当業者には容易
にわかるであろう。第３のポートＣが付加された七する
と、ポートＡとＣの間の紛争を解決するために類似の回
路が使用される。第３の類似の回路ボー）ＢとＣの間の
紛争を解決するために求められる。したがって、本発明
により、各ポート対の間の紛争を解決するだめの回路を
設けるだけで、任意の数のポートを取扱うことができる
。
Ｍにおける記憶装置での紛争の検出および解決を行う装
置について述べた。この同じ装置を３ボ一ト以上のポー
トを有する記憶装置に使用できることが当業者には容易
にわかるであろう。第３のポートＣが付加された七する
と、ポートＡとＣの間の紛争を解決するために類似の回
路が使用される。第３の類似の回路ボー）ＢとＣの間の
紛争を解決するために求められる。したがって、本発明
により、各ポート対の間の紛争を解決するだめの回路を
設けるだけで、任意の数のポートを取扱うことができる
。
第１図は比較のためにアドレス信号を調整する回路構成
を示し、第２図は本発明に使用できる遅延回路の例を示
し、第３図は本発明のアドレス比較およびビジー信号発
生器を示す。 １０ＩＬｏ〜１０ａ（ｎ−ｔ）＋１０ｂｏ〜１０ｂ（ｎ
−１１’ ” ”信号線、 １２．０〜１２ａ（ｎ−１
）＋ １２ｂ１）〜１２ｂ（ｎ−１） １゜・遅延発生
器、１４ａｏ 〜１４ａ（ｎ−ｔ）＋１４ｂｏ 〜１４
ｂ（ｎ−１１＋１６ａＯ〜１Ｂ”（ｎ−ｔ ）＋ １ｓ
ｂｏ〜１６ｂ（ｎ−１） ” ”出力領域、１８ａＯ＋
２％ｇ・・・・インバータ、２２ａｂｏ〜２２ａｂ（ｎ
−１） １２２ｂａｎ〜２２ｂａ（ｎ−１１・・・・排
他的ＯＲゲート、２４．ｂ、 ２４ｂ、 ・ ・
・ ・ＮＯＲゲート。
を示し、第２図は本発明に使用できる遅延回路の例を示
し、第３図は本発明のアドレス比較およびビジー信号発
生器を示す。 １０ＩＬｏ〜１０ａ（ｎ−ｔ）＋１０ｂｏ〜１０ｂ（ｎ
−１１’ ” ”信号線、 １２．０〜１２ａ（ｎ−１
）＋ １２ｂ１）〜１２ｂ（ｎ−１） １゜・遅延発生
器、１４ａｏ 〜１４ａ（ｎ−ｔ）＋１４ｂｏ 〜１４
ｂ（ｎ−１１＋１６ａＯ〜１Ｂ”（ｎ−ｔ ）＋ １ｓ
ｂｏ〜１６ｂ（ｎ−１） ” ”出力領域、１８ａＯ＋
２％ｇ・・・・インバータ、２２ａｂｏ〜２２ａｂ（ｎ
−１） １２２ｂａｎ〜２２ｂａ（ｎ−１１・・・・排
他的ＯＲゲート、２４．ｂ、 ２４ｂ、 ・ ・
・ ・ＮＯＲゲート。
Claims (2)
- （１）第１のアドレス信号を受けるようにされた第１の
ポートおよび第２のアドレス信号を受けるようにされた
第２のポートを有する記憶装置のアドレス紛争検出およ
び仲裁装置において、 前記第１のアドレス信号から第１の遅延させられたアド
レス信号を発生する第１の遅延手段および前記第２のア
ドレス信号から第２の遅延させられたアドレス信号を発
生する第２の遅延手段と、前記第１のアドレス信号を前
記第２の遅延させられたアドレス信号と比較して、前記
第１のアドレス信号と前記第２の遅延させられたアドレ
ス信号が同じであれば、前記第１のポートのためのビジ
ー信号を発生する第１の比較器と、 前記第２のアドレス信号を前記第１の遅延させられたア
ドレス信号と比較して、前記第２のアドレス信号と前記
第１の遅延させられたアドレス信号が同じであれば、前
記第２のポートのためのビジー信号を発生する第２の比
較器と、 この第２の比較器が前記第２のポートのためのビジー信
号を発生している時は、前記第１の比較器が前記第１の
ポートのためのビジー信号を発生することを阻止する第
１の抑制器と、 前記第１の比較器が前記第１のポートのためのビジー信
号を発生している時は、前記第２の比較器が前記第２の
ポートのためのビジー信号を発生することを阻止する第
２の抑制器と を備えることを特徴とする記憶装置のアドレス紛争検出
および仲裁装置。 - （２）ｎを正の整数として、ｎビット２進デジタル信号
である第１のアドレス信号を受けるようにされた第１の
ポートおよびｎビット２進デジタル信号である第２のア
ドレス信号を受けるようにされた第２のポートを有する
記憶装置のアドレス紛争検出および仲裁装置において、 前記第１のアドレス信号から第１の遅延させられたアド
レス信号を発生する第１の遅延手段および前記第２のア
ドレス信号から第２の遅延させられたアドレス信号を発
生する第２の遅延手段と、おのおのが前記第１のアドレ
ス信号の前記ｎビットのうちの１つのビットを入力信号
として受けるようにされた第１の入力手段およびおのお
のが前記第１の遅延させられたアドレス信号の前記ｎビ
ットのうちの対応する１つのビットを入力信号として受
けるようにされた第２の入力手段と出力手段をそれぞれ
有する第１の複数の排他的ＯＲ論理ゲート手段と、 おのおのが前記第２のアドレス信号の前記ｎビットのう
ちの１つのビットを入力信号として受けるようにされた
第１の入力手段およびおのおのが前記第１の遅延させら
れたアドレス信号の前記ｎビットのうちの対応する１つ
のビットを入力信号として受けるようにされた第２の入
力手段と出力手段をそれぞれ有する第２の複数の排他的
ＯＲ論理ゲート手段と、 おのおのが前記第１の複数の排他的ＯＲ論理ゲート手段
の前記出力手段の１つに電気的に接続された複数の入力
手段と出力手段を有する第１のＮＯＲ論理ゲート手段と
、 おのおのが前記第２の複数の排他的ＯＲ論理ゲート手段
の前記出力手段の１つに電気的に接続される複数の入力
手段と出力手段を有する第２のＮＯＲ論理ゲート手段と
、 この第２のＮＯＲ論理ゲート手段の出力手段を前記第１
のＮＯＲ論理ゲート手段の入力手段へ電気的に接続する
第１の電気的導通手段と、 前記第１のＮＯＲ論理ゲート手段の出力手段を前記第２
のＮＯＲ論理ゲート手段の入力手段へ電気的に接続する
第２の電気的導通手段と を備える記憶装置のアドレス紛争検出および仲裁装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70324885A | 1985-02-20 | 1985-02-20 | |
| US703248 | 1996-08-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194549A true JPS61194549A (ja) | 1986-08-28 |
Family
ID=24824633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61024242A Pending JPS61194549A (ja) | 1985-02-20 | 1986-02-07 | 記憶装置のアドレス紛争検出および仲裁装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0192209B1 (ja) |
| JP (1) | JPS61194549A (ja) |
| DE (1) | DE3668387D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63106897A (ja) * | 1986-10-24 | 1988-05-11 | 能美防災株式会社 | 防災装置などに使用される多ポ−トｒａｍ |
| JPH03120762U (ja) * | 1990-03-23 | 1991-12-11 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1132820A3 (en) * | 2000-02-04 | 2003-01-22 | Microchip Technology Incorporated | Collision detection for dual port RAM operations on a microcontroller |
| US7363436B1 (en) | 2004-02-26 | 2008-04-22 | Integrated Device Technology, Inc. | Collision detection in a multi-port memory system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4620118A (en) * | 1982-10-01 | 1986-10-28 | At&T Bell Laboratories | Dual port access circuit with automatic asynchronous contention resolving capability |
-
1986
- 1986-02-07 JP JP61024242A patent/JPS61194549A/ja active Pending
- 1986-02-15 EP EP19860101935 patent/EP0192209B1/en not_active Expired - Lifetime
- 1986-02-15 DE DE8686101935T patent/DE3668387D1/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63106897A (ja) * | 1986-10-24 | 1988-05-11 | 能美防災株式会社 | 防災装置などに使用される多ポ−トｒａｍ |
| JPH03120762U (ja) * | 1990-03-23 | 1991-12-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0192209A1 (en) | 1986-08-27 |
| EP0192209B1 (en) | 1990-01-17 |
| DE3668387D1 (de) | 1990-02-22 |
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