JPH07154451A - システム相互接続用の走査プログラマブルチェックマトリクス - Google Patents
システム相互接続用の走査プログラマブルチェックマトリクスInfo
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- JPH07154451A JPH07154451A JP6153445A JP15344594A JPH07154451A JP H07154451 A JPH07154451 A JP H07154451A JP 6153445 A JP6153445 A JP 6153445A JP 15344594 A JP15344594 A JP 15344594A JP H07154451 A JPH07154451 A JP H07154451A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
Abstract
(57)【要約】
【目的】 デジタル通信システムに使用する再構成可能
なエラーチェックシステムを提供する。 【構成】 通信システムにおいてプロトコルエラーをチ
ェックするためのプログラム可能なシステムは、通信を
行うために使用されるデータフィールドによって選択さ
れたエラーチェック信号を発生するマトリクスを備えて
いる。このシステムは、構成又はプロトコルが変更され
たときに、その変更を補償するように容易に再プログラ
ミングすることができる。
なエラーチェックシステムを提供する。 【構成】 通信システムにおいてプロトコルエラーをチ
ェックするためのプログラム可能なシステムは、通信を
行うために使用されるデータフィールドによって選択さ
れたエラーチェック信号を発生するマトリクスを備えて
いる。このシステムは、構成又はプロトコルが変更され
たときに、その変更を補償するように容易に再プログラ
ミングすることができる。
Description
【０００１】
【産業上の利用分野】本発明は一般にエラーチェックシ
ステムに係り、より詳細には、デジタル通信システムに
おいて多数の制御及び識別子フィールドの交差マトリク
スをプログラム可能にチェックする方法に係る。
ステムに係り、より詳細には、デジタル通信システムに
おいて多数の制御及び識別子フィールドの交差マトリク
スをプログラム可能にチェックする方法に係る。
【０００２】
【従来の技術】デジタル通信システムは、全て、そのシ
ステム内の異なるモジュール間の通信を制御するために
プロトコルと称する１組のルールを必要とする。特定の
通信がプロトコルに違反しないように確保するためにエ
ラーチェックシステムを組み込むことが良く知られてい
る。
ステム内の異なるモジュール間の通信を制御するために
プロトコルと称する１組のルールを必要とする。特定の
通信がプロトコルに違反しないように確保するためにエ
ラーチェックシステムを組み込むことが良く知られてい
る。
【０００３】多くのシステムでは、２つのモジュール間
にリンクを確立するために通信にハンドシェイク動作が
含まれる。これらのモジュールが通信チャンネルの制御
権を得、互いを識別すると共に実行されるべき動作の形
式を識別し、各モジュールが動作を実行する準備状態を
確認しそして通信チャンネルを経てデータを転送できる
ように種々の動作段階中に種々のデータフィールドが転
送される。プロトコルは、これらの各段階中に発生され
るデータフィールドの値を指定する。
にリンクを確立するために通信にハンドシェイク動作が
含まれる。これらのモジュールが通信チャンネルの制御
権を得、互いを識別すると共に実行されるべき動作の形
式を識別し、各モジュールが動作を実行する準備状態を
確認しそして通信チャンネルを経てデータを転送できる
ように種々の動作段階中に種々のデータフィールドが転
送される。プロトコルは、これらの各段階中に発生され
るデータフィールドの値を指定する。
【０００４】
【発明が解決しようとする課題】デジタルシステムの１
つの利点は、モジュール又はファンクションを追加又は
削除することによってハードウェアを再構成できると共
に、プロトコルを変更して、種々の段階中に使用される
フィールドの値を変更できることである。しかしなが
ら、既存のエラーチェック機能は一般に再構成すること
ができないので、デジタル通信システムにおけるそれら
の利用性が限定される。
つの利点は、モジュール又はファンクションを追加又は
削除することによってハードウェアを再構成できると共
に、プロトコルを変更して、種々の段階中に使用される
フィールドの値を変更できることである。しかしなが
ら、既存のエラーチェック機能は一般に再構成すること
ができないので、デジタル通信システムにおけるそれら
の利用性が限定される。
【０００５】
【課題を解決するための手段】本発明は、デジタル通信
システムに使用するための再構成可能なエラーチェック
システムに関する。このエラーチェックシステムは、エ
ラーチェックファンクションの値を使用して、特定の通
信中に発生されたデータフィールドが通信プロトコルに
よって許容されるか禁止されるかをチェックする。この
システムは、エラーチェックファンクションを変更する
ことにより再構成することができる。
システムに使用するための再構成可能なエラーチェック
システムに関する。このエラーチェックシステムは、エ
ラーチェックファンクションの値を使用して、特定の通
信中に発生されたデータフィールドが通信プロトコルに
よって許容されるか禁止されるかをチェックする。この
システムは、エラーチェックファンクションを変更する
ことにより再構成することができる。
【０００６】本発明の１つの特徴によれば、エラーチェ
ック信号は、通信動作中に発生されるフィールドの特定
の組み合わせによりプログラム可能に記憶され選択され
る。選択されたエラーチェック信号の値は、フィールド
の特定の組み合わせの値がプロトコルによって許容され
るかどうかを指示する。
ック信号は、通信動作中に発生されるフィールドの特定
の組み合わせによりプログラム可能に記憶され選択され
る。選択されたエラーチェック信号の値は、フィールド
の特定の組み合わせの値がプロトコルによって許容され
るかどうかを指示する。
【０００７】本発明の別の特徴によれば、固定布線マト
リクスデコーダによってエラーチェック信号が発生され
る。発生された特定のエラー信号は、通信動作中に発生
されるフィールドの特定の組み合わせによって選択され
る。エラー信号が所定の値を有する場合には、フィール
ドの特定の組み合わせがプロトコルによって禁止され
る。行及び列のマスクレジスタは、その特定の組み合わ
せに含まれたフィールドによって選択されたマスキング
値又は非マスキング値のいずれかを有するエラーマスク
／構成信号をプログラム可能に記憶する。選択されたエ
ラー信号及びエラーマスク／構成信号はロジック回路へ
送られ、該回路は、選択されたエラー信号の値が所定値
であり且つ選択されたマスク／構成信号がマスキング値
をもつ場合に、その選択されたエラー信号の値を変更す
る。
リクスデコーダによってエラーチェック信号が発生され
る。発生された特定のエラー信号は、通信動作中に発生
されるフィールドの特定の組み合わせによって選択され
る。エラー信号が所定の値を有する場合には、フィール
ドの特定の組み合わせがプロトコルによって禁止され
る。行及び列のマスクレジスタは、その特定の組み合わ
せに含まれたフィールドによって選択されたマスキング
値又は非マスキング値のいずれかを有するエラーマスク
／構成信号をプログラム可能に記憶する。選択されたエ
ラー信号及びエラーマスク／構成信号はロジック回路へ
送られ、該回路は、選択されたエラー信号の値が所定値
であり且つ選択されたマスク／構成信号がマスキング値
をもつ場合に、その選択されたエラー信号の値を変更す
る。
【０００８】本発明の別の特徴によれば、エラーに対し
て通信チャンネルをチェックできるようにする欠陥裕度
を与えるために、通信システムの各モジュールにエラー
チェックシステムが含まれる。
て通信チャンネルをチェックできるようにする欠陥裕度
を与えるために、通信システムの各モジュールにエラー
チェックシステムが含まれる。
【０００９】
【実施例】更に別の特徴及び効果は、添付図面を参照し
た以下の詳細な説明より明らかとなろう。
た以下の詳細な説明より明らかとなろう。
【００１０】本発明は、多数の形式のデジタル通信シス
テムにおいて汎用の利用性を有するエラーチェックシス
テムに係る。システムの多数の特徴は、特定のバスシス
テムについて説明したときに明確に理解できよう。以下
の詳細な説明では、エラーチェックシステムは、タンデ
ム・コンピュータ・インクにより製造されたコンピュー
タに使用されるバスサブシステムを参照して説明する。
このバスサブシステムは、本発明の詳細な説明を支援す
るに足る程度でのみ説明する。
テムにおいて汎用の利用性を有するエラーチェックシス
テムに係る。システムの多数の特徴は、特定のバスシス
テムについて説明したときに明確に理解できよう。以下
の詳細な説明では、エラーチェックシステムは、タンデ
ム・コンピュータ・インクにより製造されたコンピュー
タに使用されるバスサブシステムを参照して説明する。
このバスサブシステムは、本発明の詳細な説明を支援す
るに足る程度でのみ説明する。
【００１１】図１は、共有バス（ＩＢＵＳ）１２を経て
通信する多数のモジュールを有したＣＰＵボード１０を
備えた共有バス通信システムを示している。これらのモ
ジュールは、プロセッサインターフェイスチップ（ＰＩ
Ｃ）１４と、保守診断チップ（ＭＤＣ）１６と、メモリ
インターフェイスチップ（ＭＩＣ）１８と、２つのバス
インターフェイスモジュール（ＩＰＢ Ｘ及びＩＰＢ
Ｙ）２０及び２２とを含んでいる。
通信する多数のモジュールを有したＣＰＵボード１０を
備えた共有バス通信システムを示している。これらのモ
ジュールは、プロセッサインターフェイスチップ（ＰＩ
Ｃ）１４と、保守診断チップ（ＭＤＣ）１６と、メモリ
インターフェイスチップ（ＭＩＣ）１８と、２つのバス
インターフェイスモジュール（ＩＰＢ Ｘ及びＩＰＢ
Ｙ）２０及び２２とを含んでいる。
【００１２】ＩＢＵＳ１２は同期並列データ路であり、
これを介して独立モジュールがアドレス及びデータ情報
を構成環境において転送する。バスの動作は基本システ
ムクロックと同期される。ＩＢＵＳ上の全ての事象はク
ロックの立上り縁に対して生じる。バスに対して、裁定
及び転送の２つの基本的な動作が定められ、その各々は
同時に行うことができる。
これを介して独立モジュールがアドレス及びデータ情報
を構成環境において転送する。バスの動作は基本システ
ムクロックと同期される。ＩＢＵＳ上の全ての事象はク
ロックの立上り縁に対して生じる。バスに対して、裁定
及び転送の２つの基本的な動作が定められ、その各々は
同時に行うことができる。
【００１３】裁定動作は、モジュールの１つがマスター
となってＩＢＵＳの唯一の所有権を得ることができるよ
うにする。ＩＢＵＳの所有権を得ようと希望するモジュ
ール（要求発生モジュール）は、情報を転送しようと試
みる前に、裁定を受けそしてＩＢＵＳの所有権を得なけ
ればならない。
となってＩＢＵＳの唯一の所有権を得ることができるよ
うにする。ＩＢＵＳの所有権を得ようと希望するモジュ
ール（要求発生モジュール）は、情報を転送しようと試
みる前に、裁定を受けそしてＩＢＵＳの所有権を得なけ
ればならない。
【００１４】転送動作は、ＩＢＵＳの所有権を得た要求
発生モジュールが応答モジュールへデータを送信したり
そこからデータを受信したりすることができるように
し、これは、コマンド段階及びデータ段階を含む。コマ
ンド段階中に、要求モジュールは、裁定を受けそしてＩ
ＢＵＳの所有権を得た後に、選択されたモジュールのア
ドレスをアドレス／データラインに出すと共に、コマン
ドをハンドシェークラインに出す。データ段階中には、
要求モジュールと応答モジュールとの間でデータが転送
される。転送の長さは、コマンド段階中に要求モジュー
ルによって決定され、これは、単一バイトから多数のワ
ードまでの範囲である。
発生モジュールが応答モジュールへデータを送信したり
そこからデータを受信したりすることができるように
し、これは、コマンド段階及びデータ段階を含む。コマ
ンド段階中に、要求モジュールは、裁定を受けそしてＩ
ＢＵＳの所有権を得た後に、選択されたモジュールのア
ドレスをアドレス／データラインに出すと共に、コマン
ドをハンドシェークラインに出す。データ段階中には、
要求モジュールと応答モジュールとの間でデータが転送
される。転送の長さは、コマンド段階中に要求モジュー
ルによって決定され、これは、単一バイトから多数のワ
ードまでの範囲である。
【００１５】図２は、基本的なＩＢＵＳ動作の裁定、コ
マンド及びデータ段階を示すものである。要求モジュー
ルＸ及びＹは、それらのＡｒｂ（裁定）ラインをアサー
トして、ＩＢＵＳの所有権を要求し、そしてＳＣ（シス
テムコントロール）がサイクル１にアサートされて、バ
スに対する所有権を要求モジュールＸ（この例では、要
求モジュールＹよりも優先順位が高い）に許可する。コ
マンド段階中に、要求モジュールＸは、サイクル１及び
サイクル２の間にアドレス／データラインを経て選択さ
れた応答モジュールの上位及び下位アドレスを駆動し、
そしてサイクル１の間にハンドシェークラインを経てコ
マンド（ＣＭＤ）を駆動すると共に、サイクル２の間に
ハンドシェークラインを経てデータ転送の長さ（ＬＥＮ
ＧＴＨ）を駆動する。データ段階中には、サイクル３及
び４の間に、アドレス／データラインを経て要求モジュ
ールと応答モジュールとの間でデータが転送される。
又、データ段階中には、応答モジュールは、ハンドシェ
ークラインを経て、転送の第１ワードについてはＲＥＡ
ＤＹＯＤＤと、そして転送のその後の全てのワードにつ
いてはＲＥＡＤＹＥＶＥＮとハンドシェークする。
マンド及びデータ段階を示すものである。要求モジュー
ルＸ及びＹは、それらのＡｒｂ（裁定）ラインをアサー
トして、ＩＢＵＳの所有権を要求し、そしてＳＣ（シス
テムコントロール）がサイクル１にアサートされて、バ
スに対する所有権を要求モジュールＸ（この例では、要
求モジュールＹよりも優先順位が高い）に許可する。コ
マンド段階中に、要求モジュールＸは、サイクル１及び
サイクル２の間にアドレス／データラインを経て選択さ
れた応答モジュールの上位及び下位アドレスを駆動し、
そしてサイクル１の間にハンドシェークラインを経てコ
マンド（ＣＭＤ）を駆動すると共に、サイクル２の間に
ハンドシェークラインを経てデータ転送の長さ（ＬＥＮ
ＧＴＨ）を駆動する。データ段階中には、サイクル３及
び４の間に、アドレス／データラインを経て要求モジュ
ールと応答モジュールとの間でデータが転送される。
又、データ段階中には、応答モジュールは、ハンドシェ
ークラインを経て、転送の第１ワードについてはＲＥＡ
ＤＹＯＤＤと、そして転送のその後の全てのワードにつ
いてはＲＥＡＤＹＥＶＥＮとハンドシェークする。
【００１６】図３は、チェックされるべきエラー状態に
ついての完全なプログラマブル特性をサポートする本発
明の実施例のブロック図である。上記したように、バス
動作は、データ転送を実施するのに必要な情報を表す多
数のデータフィールドの転送を必要とする。バス転送プ
ロトコルは、一対のフィールドＭ及びＮの特定値が許容
されるかどうかを確立する。例えば、Ｍ及びＮフィール
ドは、要求モジュール及び応答モジュールを各々識別す
る。この場合に、エラーチェッカは、Ｍ及びＮ値によっ
て識別された特定モジュール間の通信がプロトコルによ
って許容されなかった場合に真の値を出力するようにプ
ログラムされる。
ついての完全なプログラマブル特性をサポートする本発
明の実施例のブロック図である。上記したように、バス
動作は、データ転送を実施するのに必要な情報を表す多
数のデータフィールドの転送を必要とする。バス転送プ
ロトコルは、一対のフィールドＭ及びＮの特定値が許容
されるかどうかを確立する。例えば、Ｍ及びＮフィール
ドは、要求モジュール及び応答モジュールを各々識別す
る。この場合に、エラーチェッカは、Ｍ及びＮ値によっ
て識別された特定モジュール間の通信がプロトコルによ
って許容されなかった場合に真の値を出力するようにプ
ログラムされる。
【００１７】従って、図３の実施例は、次のエラーチェ
ックファンクションを実行する。Ｍ及びＮによりエンコ
ードされた値が許容されないときだけ Ｆ（Ｍ，Ｎ）＝Ｔ、それ以外は、Ｆ。
ックファンクションを実行する。Ｍ及びＮによりエンコ
ードされた値が許容されないときだけ Ｆ（Ｍ，Ｎ）＝Ｔ、それ以外は、Ｆ。
【００１８】Ｍがｍビットデータフィールドでありそし
てＮがｎビットデータフィールドである場合には、デー
タフィールドは、各々、２m 及び２n 個までの値をエン
コードすることができる。上記式において記号Ｍ及びＮ
は、特定対のＭ及びＮフィールドの値の対構成（ペアリ
ング）を表している。従って、特定対のＭ及びＮフィー
ルドによってエンコードされた値がプロトコルによって
禁止された場合には、ファンクションの値は真（Ｔ）で
あり、そしてその値が禁止されない場合には、ファンク
ションの値は偽（Ｆ）である。
てＮがｎビットデータフィールドである場合には、デー
タフィールドは、各々、２m 及び２n 個までの値をエン
コードすることができる。上記式において記号Ｍ及びＮ
は、特定対のＭ及びＮフィールドの値の対構成（ペアリ
ング）を表している。従って、特定対のＭ及びＮフィー
ルドによってエンコードされた値がプロトコルによって
禁止された場合には、ファンクションの値は真（Ｔ）で
あり、そしてその値が禁止されない場合には、ファンク
ションの値は偽（Ｆ）である。
【００１９】図３を参照すると、完全にプログラム可能
なチェックマトリクス３０がゲートアレーとして実施さ
れている。このマトリクスは、走査可能なレジスタによ
って形成され、ｓｃａｎ ｄａｔａ ｉｎ入力と、ｓｃ
ａｎ ｄａｔａ ｏｕｔ出力とを有している。チェック
されるフィールドＭ及びＮは、各々、巾ｍ及びｎを有す
る。従って、このマトリクスは、２n 列及び２m 行を有
する。
なチェックマトリクス３０がゲートアレーとして実施さ
れている。このマトリクスは、走査可能なレジスタによ
って形成され、ｓｃａｎ ｄａｔａ ｉｎ入力と、ｓｃ
ａｎ ｄａｔａ ｏｕｔ出力とを有している。チェック
されるフィールドＭ及びＮは、各々、巾ｍ及びｎを有す
る。従って、このマトリクスは、２n 列及び２m 行を有
する。
【００２０】バスにおいて発生されたＭ及びＮフィール
ドは、適当な時間にＭ及びＮラッチ３２及び３４によっ
てラッチされ、そして各々行ＭＵＸ３５及び列ＭＵＸ３
６へ送られて、その与えられたフィールドに対応する独
特の行及び列が選択される。選択された出力は、出力ア
ンドゲート３８の一方の入力へ送られ、そして他方の入
力にはタイミングウインドウ信号（任意）が送られて、
クロックされたエラー信号が発生される。
ドは、適当な時間にＭ及びＮラッチ３２及び３４によっ
てラッチされ、そして各々行ＭＵＸ３５及び列ＭＵＸ３
６へ送られて、その与えられたフィールドに対応する独
特の行及び列が選択される。選択された出力は、出力ア
ンドゲート３８の一方の入力へ送られ、そして他方の入
力にはタイミングウインドウ信号（任意）が送られて、
クロックされたエラー信号が発生される。
【００２１】図３に示す実施例の動作について以下に説
明する。選択されたハードウェア構成及びバス転送プロ
トコルに対応するＦ（Ｍ，Ｎ）値が選択され、２n ｘ２
m ビット位置を有する走査パターンに配列される。ビッ
トの順序は、マトリクスにおいて確立された特定の走査
路によって決定される。走査パターンがｓｃａｎ ｄａ
ｔａ ｉｎ入力を経てマトリクスに読み込まれた後に、
Ｍ及びＮフィールドの受信対によって選択された特定の
記憶位置にＦ（Ｍ，Ｎ）の各値が記憶される。システム
が再構成されるか又はプロトコルが変更された場合に
は、異なる走査パターンがマトリクスに読み込まれ、エ
ラーチェックシステムが再構成される。
明する。選択されたハードウェア構成及びバス転送プロ
トコルに対応するＦ（Ｍ，Ｎ）値が選択され、２n ｘ２
m ビット位置を有する走査パターンに配列される。ビッ
トの順序は、マトリクスにおいて確立された特定の走査
路によって決定される。走査パターンがｓｃａｎ ｄａ
ｔａ ｉｎ入力を経てマトリクスに読み込まれた後に、
Ｍ及びＮフィールドの受信対によって選択された特定の
記憶位置にＦ（Ｍ，Ｎ）の各値が記憶される。システム
が再構成されるか又はプロトコルが変更された場合に
は、異なる走査パターンがマトリクスに読み込まれ、エ
ラーチェックシステムが再構成される。
【００２２】図４は、第１の実施例で必要とされた記憶
エレメントの数を減少すると共に、多くの用途において
ゲート数を減少する本発明の第２の好ましい実施例を示
すブロック図である。
エレメントの数を減少すると共に、多くの用途において
ゲート数を減少する本発明の第２の好ましい実施例を示
すブロック図である。
【００２３】図４において、マトリクスデコーダロジッ
ク４０のブロックは、その行列入力にＭ及びＮ信号の対
を受け取り、そしてＭ及びＮ信号の受信対により選択さ
れた非マスクエラーチェック信号をその出力に与える。
走査可能な行列レジスタ４２及び４４は、ｓｃａｎ ｄ
ａｔａ ｉｎ入力及びｓｃａｎ ｄａｔａ ｏｕｔ出力
を有する。走査可能な行列レジスタは、特定の行入力、
列入力又は行／列断面入力によって選択できる「エラー
マスク／構成ビット」を記憶する。
ク４０のブロックは、その行列入力にＭ及びＮ信号の対
を受け取り、そしてＭ及びＮ信号の受信対により選択さ
れた非マスクエラーチェック信号をその出力に与える。
走査可能な行列レジスタ４２及び４４は、ｓｃａｎ ｄ
ａｔａ ｉｎ入力及びｓｃａｎ ｄａｔａ ｏｕｔ出力
を有する。走査可能な行列レジスタは、特定の行入力、
列入力又は行／列断面入力によって選択できる「エラー
マスク／構成ビット」を記憶する。
【００２４】エラーマスク／構成ビットの選択は、ハー
ドウェアで実施されたエラーツリー４６によって実行さ
れる。このハードウェアは、マスキングアンドゲート４
８を備え、このゲートは、選択されたエラーマスク／構
成ビットをゲート入力として受け取ると共に、選択され
た非マスクエラーチェック信号を信号入力として受け取
り、そしてマスカブルエラーチェック信号をその出力に
発生する。マスキングアンドゲートの出力は、オアゲー
ト５０の入力に接続され、その出力は、タイミングアン
ドゲート５２の入力に接続されている。タイミングアン
ドゲート５２の他方の入力は、タイミングウインドウ信
号（任意）を受け取り、その出力は、タイミングどりさ
れたエラーチェック信号である。
ドウェアで実施されたエラーツリー４６によって実行さ
れる。このハードウェアは、マスキングアンドゲート４
８を備え、このゲートは、選択されたエラーマスク／構
成ビットをゲート入力として受け取ると共に、選択され
た非マスクエラーチェック信号を信号入力として受け取
り、そしてマスカブルエラーチェック信号をその出力に
発生する。マスキングアンドゲートの出力は、オアゲー
ト５０の入力に接続され、その出力は、タイミングアン
ドゲート５２の入力に接続されている。タイミングアン
ドゲート５２の他方の入力は、タイミングウインドウ信
号（任意）を受け取り、その出力は、タイミングどりさ
れたエラーチェック信号である。
【００２５】図４に示す実施例の動作を以下に説明す
る。特定のプロトコルの所定のエラーチェックファンク
ションは、マトリクスデコーダロジックブロックのゲー
トアレーに固定布線される。選択された行列エラーチェ
ックビットが全て真である場合には、マスキングアンド
ゲート４８が開放しており、マスカブルエラーチェック
信号は、非マスクエラーチェック信号に等しくなる。
る。特定のプロトコルの所定のエラーチェックファンク
ションは、マトリクスデコーダロジックブロックのゲー
トアレーに固定布線される。選択された行列エラーチェ
ックビットが全て真である場合には、マスキングアンド
ゲート４８が開放しており、マスカブルエラーチェック
信号は、非マスクエラーチェック信号に等しくなる。
【００２６】エラーファンクションはマトリクスデコー
ダロジックへと固定布線されるが、走査可能な構成レジ
スタ４２及び４８は、特定の受信した行入力、列入力、
又は行／列交差入力に対するエラーチェックビットを真
又は偽からプログラム可能に変更できるようにする。図
４から明らかなように、所与のＭ又はＮフィールドに対
する行又は列の構成ビットが偽である場合には、対応す
るマスキングアンドゲートの出力が常に偽となる。従っ
て、真の非マスクエラービットはプログラム可能に偽へ
変更することができる。しかしながら、その逆は考えら
れず、即ち偽の非マスクエラービットはプログラム可能
に真へ変更することはできない。従って、それまで禁止
されていた特定の行入力、列入力又は行／列交差入力
は、新たなプロトコルにおいて許容することができ、対
応するマスキング／構成ビットをマスキング状態に再プ
ログラミングすることにより指定できる。
ダロジックへと固定布線されるが、走査可能な構成レジ
スタ４２及び４８は、特定の受信した行入力、列入力、
又は行／列交差入力に対するエラーチェックビットを真
又は偽からプログラム可能に変更できるようにする。図
４から明らかなように、所与のＭ又はＮフィールドに対
する行又は列の構成ビットが偽である場合には、対応す
るマスキングアンドゲートの出力が常に偽となる。従っ
て、真の非マスクエラービットはプログラム可能に偽へ
変更することができる。しかしながら、その逆は考えら
れず、即ち偽の非マスクエラービットはプログラム可能
に真へ変更することはできない。従って、それまで禁止
されていた特定の行入力、列入力又は行／列交差入力
は、新たなプロトコルにおいて許容することができ、対
応するマスキング／構成ビットをマスキング状態に再プ
ログラミングすることにより指定できる。
【００２７】図３及び４に示す実施例の１つは、特定の
用途に更に適している。図５ないし７は、好ましい実施
例の特定の用途を示す図である。
用途に更に適している。図５ないし７は、好ましい実施
例の特定の用途を示す図である。
【００２８】図３の完全にプログラム可能な実施例は、
非常に顕著な融通性及び再構成特性を有する用途に良く
適している。例えば、許容可能及び禁止可能な応答モジ
ュール／要求モジュール対を変更することができ、完全
にプログラム可能な実施例を更に適したものとすること
ができる。
非常に顕著な融通性及び再構成特性を有する用途に良く
適している。例えば、許容可能及び禁止可能な応答モジ
ュール／要求モジュール対を変更することができ、完全
にプログラム可能な実施例を更に適したものとすること
ができる。
【００２９】図５は、完全にプログラム可能なエラーチ
ェックマトリクスを示している。この構成において、特
定のバストランザクションに対する応答モジュールＩＤ
データフィールド値及び要求モジュールＩＤデータフィ
ールド値は、列及び行の識別子として用いられる。これ
らＩＤは、バス転送のサイクル２（図２）の間にバスに
発生される。特定の要求モジュール／応答モジュール対
の交差におけるゼロ値は、その対がバスプロトコルによ
って許容されることを指定する。プロトコルが変更され
た場合には、交差値が走査によって記録される。又、別
のモジュール、例えば、非同期の転送モジュールが接続
された場合には、そのモジュールに対して未使用の行及
び列の１つを指定して、その指定された行又は列に変更
したエラーチェック信号を記憶できることにも注意され
たい。
ェックマトリクスを示している。この構成において、特
定のバストランザクションに対する応答モジュールＩＤ
データフィールド値及び要求モジュールＩＤデータフィ
ールド値は、列及び行の識別子として用いられる。これ
らＩＤは、バス転送のサイクル２（図２）の間にバスに
発生される。特定の要求モジュール／応答モジュール対
の交差におけるゼロ値は、その対がバスプロトコルによ
って許容されることを指定する。プロトコルが変更され
た場合には、交差値が走査によって記録される。又、別
のモジュール、例えば、非同期の転送モジュールが接続
された場合には、そのモジュールに対して未使用の行及
び列の１つを指定して、その指定された行又は列に変更
したエラーチェック信号を記憶できることにも注意され
たい。
【００３０】図４のマスクプログラマブル実施例は、僅
かな程度の融通性を有する用途に良く適している。例え
ば、特定のプロトコルの場合、あるデータ形式のデータ
転送動作を小さな１組のデータ転送長さに対して許容す
ることができる。別のプロトコルの場合に、ある形式の
データ転送に対して許容できるデータ転送長さの数を変
更することができる。これらの変更は、マスクレジスタ
において構成ビットを再プログラムすることにより実行
できる。
かな程度の融通性を有する用途に良く適している。例え
ば、特定のプロトコルの場合、あるデータ形式のデータ
転送動作を小さな１組のデータ転送長さに対して許容す
ることができる。別のプロトコルの場合に、ある形式の
データ転送に対して許容できるデータ転送長さの数を変
更することができる。これらの変更は、マスクレジスタ
において構成ビットを再プログラムすることにより実行
できる。
【００３１】図６は、異なる転送長さ値により識別され
た列と、異なるバスコマンドにより識別された行とを有
するマトリクスデコーダを示している。この図は、実際
のフィールド値、即ち０ないしＦと、記号的コマンド及
びワード長さパラメータとのマッピング対構成を含んで
いる。例えば、「６」に等しいコマンドフィールド値
は、ブロック書き込みコマンドを記号表示し、そして
「６」に等しい転送長さフィールド値は、７ワード転送
長さを記号表示する。このマトリクスの「ｐｒｅ」又は
「プロトコルエラー」領域は、真の値に固定布線され、
そして「ｏｋ」領域は、偽の値に固定布線される。
た列と、異なるバスコマンドにより識別された行とを有
するマトリクスデコーダを示している。この図は、実際
のフィールド値、即ち０ないしＦと、記号的コマンド及
びワード長さパラメータとのマッピング対構成を含んで
いる。例えば、「６」に等しいコマンドフィールド値
は、ブロック書き込みコマンドを記号表示し、そして
「６」に等しい転送長さフィールド値は、７ワード転送
長さを記号表示する。このマトリクスの「ｐｒｅ」又は
「プロトコルエラー」領域は、真の値に固定布線され、
そして「ｏｋ」領域は、偽の値に固定布線される。
【００３２】図２に戻ると、ＣＭＤ及びＬＥＮＧＴＨの
ハンドシェークは、次々のクロックサイクルにおいてハ
ンドシェークラインに発生される。コマンドフィールド
は、ラッチされ、そして長さフィールドが発生されたと
きにエラーチェックデコーダに与えられる。ゲート数を
減少するための固定布線実施例の効果がここで明らかと
なろう。行入力８ないしＦについては、１ワード未満の
転送がコマンドフィールドによって定められる。従っ
て、行８ないしＦ及び列１ないしＦの行／列交差に対し
プロトコルエラーが定められる。というのは、列１ない
しＦは、１ワードより大きな転送長さに対するものだか
らである。従って、１２０の考えられる行／列交差に対
し簡単なゲート構成でエラーチェック信号が発生され
る。
ハンドシェークは、次々のクロックサイクルにおいてハ
ンドシェークラインに発生される。コマンドフィールド
は、ラッチされ、そして長さフィールドが発生されたと
きにエラーチェックデコーダに与えられる。ゲート数を
減少するための固定布線実施例の効果がここで明らかと
なろう。行入力８ないしＦについては、１ワード未満の
転送がコマンドフィールドによって定められる。従っ
て、行８ないしＦ及び列１ないしＦの行／列交差に対し
プロトコルエラーが定められる。というのは、列１ない
しＦは、１ワードより大きな転送長さに対するものだか
らである。従って、１２０の考えられる行／列交差に対
し簡単なゲート構成でエラーチェック信号が発生され
る。
【００３３】マスクファンクションの融通性も実証され
る。例えば、図６のマトリクスにおいて、行入力２、４
及び５は、受信時に非マスクのエラーチェック信号を発
生する不定コマンドである。しかしながら、行入力４
が、後で、１ないし８ワードを転送したコマンドとして
定められた場合に、非マスクのエラーチェック信号は、
ＵＣ４Ｌマスクビットがリセットされたならばマスクさ
れ、４に等しいコマンドフィールドに対してエラー信号
は発生されない。更に、長さエラーチェックファンクシ
ョンをシステムから除去することが所望される場合に
は、Ｌマスクビットがリセットされる。
る。例えば、図６のマトリクスにおいて、行入力２、４
及び５は、受信時に非マスクのエラーチェック信号を発
生する不定コマンドである。しかしながら、行入力４
が、後で、１ないし８ワードを転送したコマンドとして
定められた場合に、非マスクのエラーチェック信号は、
ＵＣ４Ｌマスクビットがリセットされたならばマスクさ
れ、４に等しいコマンドフィールドに対してエラー信号
は発生されない。更に、長さエラーチェックファンクシ
ョンをシステムから除去することが所望される場合に
は、Ｌマスクビットがリセットされる。
【００３４】図７は、コマンド／ハンドシェーク固定布
線エラーチェックマトリクスを示している。図６及び７
から、プロトコルエラーマスクビット（Ｐ）がリセット
された場合には、ＣＭＤ／ＬＥＮＧＴＨ及びＣＭＤ／Ｈ
ＡＮＤＳＨＡＫＥの両エラーチェックファンクションが
マスクされることに注意されたい。従って、エラーツリ
ーは、両固定布線デコーダによって発生された非マスク
のエラーチェック信号１マスクするためのマスキングゲ
ートを含む。更に、図７から、ハンドシェーク信号１な
いし６のいずれかが後で定められた場合には、非マスク
のエラーチェック信号をマスキングビットＵＨＳ１ない
しＵＳＨ６の各々によってマスクすることができる。更
に、ハンドシェークエラーチェックマトリクスは、ＨＳ
マスキングビットをリセットすることによりマスクでき
る。
線エラーチェックマトリクスを示している。図６及び７
から、プロトコルエラーマスクビット（Ｐ）がリセット
された場合には、ＣＭＤ／ＬＥＮＧＴＨ及びＣＭＤ／Ｈ
ＡＮＤＳＨＡＫＥの両エラーチェックファンクションが
マスクされることに注意されたい。従って、エラーツリ
ーは、両固定布線デコーダによって発生された非マスク
のエラーチェック信号１マスクするためのマスキングゲ
ートを含む。更に、図７から、ハンドシェーク信号１な
いし６のいずれかが後で定められた場合には、非マスク
のエラーチェック信号をマスキングビットＵＨＳ１ない
しＵＳＨ６の各々によってマスクすることができる。更
に、ハンドシェークエラーチェックマトリクスは、ＨＳ
マスキングビットをリセットすることによりマスクでき
る。
【００３５】図１に戻ると、好ましい実施例において、
エラーチェックマトリクスは各モジュールに冗長に含ま
れ、エラーチェック信号は、ＭＤＣ１６によって受け取
られて処理される。この冗長性は、特定のエラーチェッ
クマトリクスが故障した場合に欠陥裕度動作を与える。
更に、バスに伴う電気的な問題は、種々のモジュールに
おけるチェックの結果が矛盾する場合には、バスに伴う
電気的な問題を検出することができる。
エラーチェックマトリクスは各モジュールに冗長に含ま
れ、エラーチェック信号は、ＭＤＣ１６によって受け取
られて処理される。この冗長性は、特定のエラーチェッ
クマトリクスが故障した場合に欠陥裕度動作を与える。
更に、バスに伴う電気的な問題は、種々のモジュールに
おけるチェックの結果が矛盾する場合には、バスに伴う
電気的な問題を検出することができる。
【００３６】以上、好ましい実施例について、本発明を
詳細に説明した。当業者であれば、別の及び代替え的な
手段が明らかであろう。例えば、共有バス通信システム
を参照して本発明を詳細に述べたが、電話線、光ファイ
バ、マイクロ波又は高周波リンクのような他の通信チャ
ンネルを用いたデジタル通信システムにも等しく適用で
きる。更に、好ましい実施例のチェックマトリクスは、
ゲートアレーとして実施されたが、ＲＡＭ、ＲＯＭ又は
汎用レジスタのような適当な記憶媒体も使用することが
できる。２つのフィールドの交差について説明したが、
３つ以上のフィールドに基づくエラーチェックも実施す
ることができる。従って、本発明は特許請求に範囲のみ
によって限定されるものとする。
詳細に説明した。当業者であれば、別の及び代替え的な
手段が明らかであろう。例えば、共有バス通信システム
を参照して本発明を詳細に述べたが、電話線、光ファイ
バ、マイクロ波又は高周波リンクのような他の通信チャ
ンネルを用いたデジタル通信システムにも等しく適用で
きる。更に、好ましい実施例のチェックマトリクスは、
ゲートアレーとして実施されたが、ＲＡＭ、ＲＯＭ又は
汎用レジスタのような適当な記憶媒体も使用することが
できる。２つのフィールドの交差について説明したが、
３つ以上のフィールドに基づくエラーチェックも実施す
ることができる。従って、本発明は特許請求に範囲のみ
によって限定されるものとする。
【図１】ＣＰＵボードを含む共有バス通信システムを示
す図である。
す図である。
【図２】基本的なＩＢＵＳ動作の裁定、コマンド及びデ
ータ段階を示す図である。
ータ段階を示す図である。
【図３】本発明の一実施例を示すブロック図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】完全にプログラム可能なエラーチェックマトリ
クスを示す図である。
クスを示す図である。
【図６】異なる転送長さ値により識別された列と、異な
るバスコマンドにより識別された行とを有するマトリク
スデコーダを示す図である。
るバスコマンドにより識別された行とを有するマトリク
スデコーダを示す図である。
【図７】コマンド／ハンドシェークの固定布線エラーチ
ェックマトリクスを示す図である。
ェックマトリクスを示す図である。
１０ ＣＰＵボード １２ 共有バス（ＩＢＵＳ） １４ プロセッサインターフェイスチップ（ＰＩＣ） １６ 保守診断チップ（ＭＤＣ） １８ メモリインターフェイスチップ（ＭＩＣ） ２０、２２ バスインターフェイスモジュール ３０ チェックマトリクス ３２、３４ ラッチ ３５ 行ＭＵＸ ３６ 列ＭＵＸ ３８ アンドゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/06 (72)発明者 チェン ガン コン アメリカ合衆国 カリフォルニア州 95070 サラトガ サラグレン ドライヴ 12230
Claims (4)
- 【請求項１】 通信チャンネルにより接続された複数の
モジュールと、第１及び第２のデータフィールドを用い
る通信プロトコルとを備えたシステムにおいて、上記デ
ータフィールドの各々は、上記チャンネルを経て送られ
る複数の値の１つをエンコードして通信動作を定めそし
て制御するものであり、プロトコルのエラーをチェック
するための方法が、 上記第１及び第２のデータフィールド値に対して考えら
れる１組の対の各１つに対してエラーチェック信号を記
憶位置に書き込み、この書き込まれたエラーチェック信
号は、上記考えられる対が通信プロトコルによって許容
されるかどうかを指示し、 特定の通信動作中に上記チャンネルを経て送られる上記
第１及び第２のデータフィールドの所与の対を受け取
り、 第１及び第２のデータフィールドの上記所与の対を用い
て、第１及び第２のデータフィールドの上記所与の対が
通信プロトコルによって許容されるかどうかを指示する
上記エラーチェック信号を選択し、そしてその選択され
たエラーチェック信号が、上記所与の対が通信プロトコ
ルによって許容されないことを指示する場合に、その特
定の通信動作を停止する、 という段階を備えたことを特徴とする方法。 - 【請求項２】 プロトコルが変更された場合に上記選択
されたエラーチェック信号を再書き込みするという段階
を更に備えた請求項１に記載の方法。 - 【請求項３】 通信動作中に通信チャンネルを経て発生
される第１及び第２のデータフィールドを受け取るシス
テムであって、各データフィールドは複数の値の１つを
エンコードするものであり、そして更に、受け取ったデ
ータフィールドの特定の対の第１及び第２の値が選択さ
れたルールによって許容されるか禁止されるかをチェッ
クするためのシステムにおいて、 第１の複数の記憶位置を有し、第１の複数の独特のエラ
ーチェック値を記憶するためのプログラム可能な記憶手
段を具備し、各独特の値は、上記第１及び第２フィール
ドの値の第１の複数の考えられる対構成における独特の
考えられる対構成に対応するもので、上記記憶位置の１
つに記憶され、 更に、第１及び第２のデータフィールドの上記特定の対
を受け取るように接続されて、第１及び第２のデータフ
ィールドの上記受け取られた特定の対に対応する記憶さ
れた独特のエラーチェック値を選択する手段と、 上記選択手段に接続されて、上記特定の対が選択された
ルールによって禁止されることを上記エラーチェック値
が指示する場合にエラーチェック信号を発生するための
手段とを具備することを特徴とするシステム。 - 【請求項４】 上記エラーチェック信号を発生する上記
手段に接続されて、上記エラーチェック信号が発生され
たときに通信動作を停止する手段を更に具備する請求項
３に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/087,545 US5396505A (en) | 1993-07-06 | 1993-07-06 | Programmable error-checking matrix for digital communication system |
| US08/087545 | 1993-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154451A true JPH07154451A (ja) | 1995-06-16 |
| JP2622357B2 JP2622357B2 (ja) | 1997-06-18 |
Family
ID=22205816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153445A Expired - Fee Related JP2622357B2 (ja) | 1993-07-06 | 1994-07-05 | システム相互接続用の走査プログラマブルチェックマトリクス |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5396505A (ja) |
| EP (1) | EP0637881B1 (ja) |
| JP (1) | JP2622357B2 (ja) |
| KR (1) | KR0177197B1 (ja) |
| CN (1) | CN1103221A (ja) |
| AU (1) | AU681656B2 (ja) |
| CA (1) | CA2126743A1 (ja) |
| DE (1) | DE69433155T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515506A (en) * | 1994-08-23 | 1996-05-07 | Hewlett-Packard Company | Encoding and decoding of dual-ported RAM parity using one shared parity tree and within one clock cycle |
| US6266782B1 (en) | 1998-11-30 | 2001-07-24 | Siemens Information And Communication Networks, Inc. | Apparatus and methods for inband protocol correction in distributed object networking |
| US7725945B2 (en) * | 2001-06-27 | 2010-05-25 | Intel Corporation | Discouraging unauthorized redistribution of protected content by cryptographically binding the content to individual authorized recipients |
| US7043495B1 (en) | 2001-07-27 | 2006-05-09 | Cypress Semiconductor Corp. | Techniques for JEDEC file information integrity and preservation of device programming specifications |
| US7062680B2 (en) * | 2002-11-18 | 2006-06-13 | Texas Instruments Incorporated | Expert system for protocols analysis |
| TWI575532B (zh) * | 2016-03-02 | 2017-03-21 | 群聯電子股份有限公司 | 解碼方法、記憶體控制電路單元及記憶體儲存裝置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1127747A (en) * | 1977-12-09 | 1982-07-13 | Joseph C. Engel | Wireless emergency power interrupting system |
| US4418384A (en) * | 1980-10-06 | 1983-11-29 | Honeywell Information Systems Inc. | Communication subsystem with an automatic abort transmission upon transmit underrun |
| US4545055A (en) * | 1983-07-20 | 1985-10-01 | Loral Corporation | Error analyzer for data communicated by bus protocol |
| US4646300A (en) * | 1983-11-14 | 1987-02-24 | Tandem Computers Incorporated | Communications method |
| US4567590A (en) * | 1983-12-27 | 1986-01-28 | International Business Machines Corp. | Message stripping protocol for a ring communication network |
| US5007051A (en) * | 1987-09-30 | 1991-04-09 | Hewlett-Packard Company | Link layer protocol and apparatus for data communication |
| DE3853118T2 (de) * | 1987-09-30 | 1995-06-14 | Hewlett Packard Co | Verfahren und Vorrichtung zur Datenübertragung. |
| US4908823A (en) * | 1988-01-29 | 1990-03-13 | Hewlett-Packard Company | Hybrid communications link adapter incorporating input/output and data communications technology |
| US4939735A (en) * | 1988-07-21 | 1990-07-03 | International Business Machines Corporation | Information handling system having serial channel to control unit link |
| US4991133A (en) * | 1988-10-07 | 1991-02-05 | International Business Machines Corp. | Specialized communications processor for layered protocols |
| US4932023A (en) * | 1989-06-20 | 1990-06-05 | International Business Machines Corporation | Frame stripping protocol for early token release in a ring communication network |
| US4975882A (en) * | 1989-10-30 | 1990-12-04 | Motorola, Inc. | User programmable redundant memory |
| US5128945A (en) * | 1989-12-21 | 1992-07-07 | Stratacom, Inc. | Packet framing using cyclic redundancy checking |
| US5206952A (en) * | 1990-09-12 | 1993-04-27 | Cray Research, Inc. | Fault tolerant networking architecture |
| EP0478175B1 (en) * | 1990-09-13 | 1995-11-22 | Hewlett-Packard Company | A protocol analyzer |
| EP0474932A1 (en) * | 1990-09-13 | 1992-03-18 | Hewlett-Packard Company | Network fault analyzer |
| JP2803764B2 (ja) * | 1990-10-15 | 1998-09-24 | キヤノン株式会社 | フアクシミリ装置 |
| US5271020A (en) * | 1990-12-21 | 1993-12-14 | Intel Corporation | Bus stretching protocol for handling invalid data |
| US5293784A (en) * | 1991-09-06 | 1994-03-15 | Gebruder Buhler Nachfolger Gmbh | Drive device for a vehicle rear-view mirror |
| US5293384A (en) * | 1991-10-04 | 1994-03-08 | Bull Hn Information Systems Inc. | Microprocessor bus interface protocol analyzer |
-
1993
- 1993-07-06 US US08/087,545 patent/US5396505A/en not_active Expired - Lifetime
-
1994
- 1994-06-24 CA CA002126743A patent/CA2126743A1/en not_active Abandoned
- 1994-06-30 AU AU66087/94A patent/AU681656B2/en not_active Ceased
- 1994-07-05 KR KR1019940015988A patent/KR0177197B1/ko not_active IP Right Cessation
- 1994-07-05 JP JP6153445A patent/JP2622357B2/ja not_active Expired - Fee Related
- 1994-07-06 EP EP94304962A patent/EP0637881B1/en not_active Expired - Lifetime
- 1994-07-06 CN CN94108179A patent/CN1103221A/zh active Pending
- 1994-07-06 DE DE69433155T patent/DE69433155T2/de not_active Expired - Fee Related
Also Published As
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| AU681656B2 (en) | 1997-09-04 |
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| DE69433155D1 (de) | 2003-10-23 |
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