JP2871186B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2871186B2 JP2871186B2 JP3176400A JP17640091A JP2871186B2 JP 2871186 B2 JP2871186 B2 JP 2871186B2 JP 3176400 A JP3176400 A JP 3176400A JP 17640091 A JP17640091 A JP 17640091A JP 2871186 B2 JP2871186 B2 JP 2871186B2
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- control
- control input
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特にシステム・リセットの制御入力端子でシス
テムのリセットと低消費電流モードを制御するための回
路を有するマイクロコンピュータに関する。
に関し、特にシステム・リセットの制御入力端子でシス
テムのリセットと低消費電流モードを制御するための回
路を有するマイクロコンピュータに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータでは、シス
テム・リセットの制御入力端子と低消費電流モードの制
御入力端子とをそれぞれ有し、システム・リセットの制
御入力端子でシステムのリセットおよび低消費電流モー
ドの解除を行い、低消費電流モードの制御入力端子で内
部のスタンバイ制御回路に制御信号を与えることによ
り、マイクロコンピュータへのクロックを停止させ低消
費電流モードを実現していた。また、電源の投入時のシ
ステム・リセットによるシステムのリセットと低消費電
流モードの解除とを識別するためにシステム制御回路に
スタンバイ・フラグを有していた。
テム・リセットの制御入力端子と低消費電流モードの制
御入力端子とをそれぞれ有し、システム・リセットの制
御入力端子でシステムのリセットおよび低消費電流モー
ドの解除を行い、低消費電流モードの制御入力端子で内
部のスタンバイ制御回路に制御信号を与えることによ
り、マイクロコンピュータへのクロックを停止させ低消
費電流モードを実現していた。また、電源の投入時のシ
ステム・リセットによるシステムのリセットと低消費電
流モードの解除とを識別するためにシステム制御回路に
スタンバイ・フラグを有していた。
【０００３】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、第１の制御信号がアクティブレベルとなった
ときにシステムをリセットするシステム制御回路と、第
２の制御信号がアクティブレベルとなったときにシステ
ムを低消費電流モードとするスタンバイ制御回路と、電
源投入後にセットされて第１のレベルをとる出力信号を
出力しかつセットされていないときに第２のレベルをと
る出力信号を出力するスタンバイ・フラグとを有するマ
イクロコンピュータにおいて、電源電圧が所定の動作電
圧範囲にあるときに第１のレベルをとり電源電圧が所定
の動作電圧範囲外にあるときに第２のレベルをとる第３
の制御信号とスタンバイ・フラグの出力信号とが入力さ
れ、第３の制御信号が第２のレベルのとき、スタンバイ
・フラグの出力信号が第１のレベルの場合は第２の制御
信号をアクティブレベルとして出力し、スタンバイ・フ
ラグの出力信号が第２のレベルの場合は第１の制御信号
をアクティブレベルとして出力する制御入力識別回路を
有することを特徴とするものである。
ュータは、第１の制御信号がアクティブレベルとなった
ときにシステムをリセットするシステム制御回路と、第
２の制御信号がアクティブレベルとなったときにシステ
ムを低消費電流モードとするスタンバイ制御回路と、電
源投入後にセットされて第１のレベルをとる出力信号を
出力しかつセットされていないときに第２のレベルをと
る出力信号を出力するスタンバイ・フラグとを有するマ
イクロコンピュータにおいて、電源電圧が所定の動作電
圧範囲にあるときに第１のレベルをとり電源電圧が所定
の動作電圧範囲外にあるときに第２のレベルをとる第３
の制御信号とスタンバイ・フラグの出力信号とが入力さ
れ、第３の制御信号が第２のレベルのとき、スタンバイ
・フラグの出力信号が第１のレベルの場合は第２の制御
信号をアクティブレベルとして出力し、スタンバイ・フ
ラグの出力信号が第２のレベルの場合は第１の制御信号
をアクティブレベルとして出力する制御入力識別回路を
有することを特徴とするものである。
【０００４】まず、２つの制御入力端子でそれぞれの制
御を行うため、システム・リセットの制御入力端子には
外部にパワーオン・リセット回路またはリセット用のＩ
Ｃを接続し、電源電圧が動作電圧範囲に至った時点でシ
ステム・リセットの制御入力端子にアクティブ・レベル
を解除する制御信号を与え、かつ低消費電流モードを解
除する時点でアクティブ・レベルの制御信号をシステム
・リセットの制御入力端子に与える必要がある。また、
低消費電流のモードの制御入力端子にも、外部にコンパ
レータを使用した検出回路またはリセット用のＩＣを接
続し、電源電圧が低下する時にはシステム・リセットの
制御入力端子がアクティブ・レベルに変化する電源電圧
より高い電圧でアクティブ・レベルに変化する制御信号
を低消費電流モードの制御入力端子に与え、電源電圧が
上がる時には電源電圧が動作電圧より高くなった時点で
アクティブ・レベルを解除する制御信号を低消費電流モ
ードの制御入力端子に与える必要がある。
御を行うため、システム・リセットの制御入力端子には
外部にパワーオン・リセット回路またはリセット用のＩ
Ｃを接続し、電源電圧が動作電圧範囲に至った時点でシ
ステム・リセットの制御入力端子にアクティブ・レベル
を解除する制御信号を与え、かつ低消費電流モードを解
除する時点でアクティブ・レベルの制御信号をシステム
・リセットの制御入力端子に与える必要がある。また、
低消費電流のモードの制御入力端子にも、外部にコンパ
レータを使用した検出回路またはリセット用のＩＣを接
続し、電源電圧が低下する時にはシステム・リセットの
制御入力端子がアクティブ・レベルに変化する電源電圧
より高い電圧でアクティブ・レベルに変化する制御信号
を低消費電流モードの制御入力端子に与え、電源電圧が
上がる時には電源電圧が動作電圧より高くなった時点で
アクティブ・レベルを解除する制御信号を低消費電流モ
ードの制御入力端子に与える必要がある。
【０００５】以上のように、動作電圧範囲の下限電圧か
ら通常動作電圧までの狭い電圧範囲の間でそれぞれ異な
る電圧値で２つの制御入力端子を制御する必要があるた
め周辺回路は複雑、制御は困難になるという欠点があ
る。
ら通常動作電圧までの狭い電圧範囲の間でそれぞれ異な
る電圧値で２つの制御入力端子を制御する必要があるた
め周辺回路は複雑、制御は困難になるという欠点があ
る。
【０００６】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、１つの制御入力端子と、制御入力端子の入力
レベルとスタンバイ・フラグの内容とで論理演算する制
御入力識別回路とを有し、制御入力識別回路より制御信
号をスタンバイ制御回路およびシステム制御回路に与え
ている。
ュータは、１つの制御入力端子と、制御入力端子の入力
レベルとスタンバイ・フラグの内容とで論理演算する制
御入力識別回路とを有し、制御入力識別回路より制御信
号をスタンバイ制御回路およびシステム制御回路に与え
ている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例の構成図である。
【０００９】図２は本発明の一実施例の動作タイミング
および各制御信号の状態を示す図である。
および各制御信号の状態を示す図である。
【００１０】図１に示すように、本実施例のマイクロコ
ンピュータは、制御入力端子Ａと、制御入力端子の入力
レベルとスタンバイ・フラグの内容で論理演算する制御
入力識別回路１とを有し、論理演算結果（制御信号）を
システム制御回路とスタンバイ制御回路に与えている。
ンピュータは、制御入力端子Ａと、制御入力端子の入力
レベルとスタンバイ・フラグの内容で論理演算する制御
入力識別回路１とを有し、論理演算結果（制御信号）を
システム制御回路とスタンバイ制御回路に与えている。
【００１１】次に本実施例の動作について説明する。
【００１２】本実施例ではスタンバイ・フラグ３は電源
投入時にリセットされ、電源が低消費電流モードで保証
するデータ保持電圧以下にならない限りハードウェアで
リセットしないものとして説明する。図２に示すよう
に、制御入力端子Ａの入力レベルとしては、電源電圧が
動作電圧範囲に至った時点でハイ・レベルが与えられ、
動作電圧以下では、ロウ・レベルが与えられる。マイク
ロコンピュータに電源が投入された時点ではスタンバイ
・フラグはリセット状態であり、制御入力端子Ａの入力
レベルがロウ・レベルであればシステム制御回路２は制
御入力識別回路１より与えられる制御信号によりリセッ
ト動作を実行する。この状態より制御入力端子Ａの入力
レベルがハイ・レベルになるとマイクロコンピュータは
プログラムの実行を開始し、このプログラムにより、ス
タンバイ・フラグ３の内容がリセットされていることを
確認することで制御入力端子Ａの入力が電源投入による
ものと識別することができる。そして、プログラムによ
りスタンバイ・フラグ３をセットする。
投入時にリセットされ、電源が低消費電流モードで保証
するデータ保持電圧以下にならない限りハードウェアで
リセットしないものとして説明する。図２に示すよう
に、制御入力端子Ａの入力レベルとしては、電源電圧が
動作電圧範囲に至った時点でハイ・レベルが与えられ、
動作電圧以下では、ロウ・レベルが与えられる。マイク
ロコンピュータに電源が投入された時点ではスタンバイ
・フラグはリセット状態であり、制御入力端子Ａの入力
レベルがロウ・レベルであればシステム制御回路２は制
御入力識別回路１より与えられる制御信号によりリセッ
ト動作を実行する。この状態より制御入力端子Ａの入力
レベルがハイ・レベルになるとマイクロコンピュータは
プログラムの実行を開始し、このプログラムにより、ス
タンバイ・フラグ３の内容がリセットされていることを
確認することで制御入力端子Ａの入力が電源投入による
ものと識別することができる。そして、プログラムによ
りスタンバイ・フラグ３をセットする。
【００１３】さらにこの状態から制御入力端子Ａの入力
レベルがロウ・レベルになるとスタンバイ制御回路４は
制御入力識別回路１より与えられる制御入力により低消
費電流モードに移行する。この状態より再び制御入力端
子Ａの入力レベルがハイ・レベルになると再びマイクロ
コンピュータはプログラムの実行を開始し、このプログ
ラムにより、スタンバイ・フラグ３の内容がセットされ
ていることを確認することで制御入力端子Ａの入力が低
消費電流モードの解除によるものと識別することができ
る。なお、低消費電流モードの状態で、電源電圧がデー
タ保持電圧（ＶＤＤＲ）以下になるとスタンバイ・フラ
グ３はリセットされて、マイクロコンピュータは停止す
る。
レベルがロウ・レベルになるとスタンバイ制御回路４は
制御入力識別回路１より与えられる制御入力により低消
費電流モードに移行する。この状態より再び制御入力端
子Ａの入力レベルがハイ・レベルになると再びマイクロ
コンピュータはプログラムの実行を開始し、このプログ
ラムにより、スタンバイ・フラグ３の内容がセットされ
ていることを確認することで制御入力端子Ａの入力が低
消費電流モードの解除によるものと識別することができ
る。なお、低消費電流モードの状態で、電源電圧がデー
タ保持電圧（ＶＤＤＲ）以下になるとスタンバイ・フラ
グ３はリセットされて、マイクロコンピュータは停止す
る。
【００１４】
【発明の効果】以上説明のように本発明は、制御入力端
子の入力レベルとスタンバイ・フラグの内容と論理演算
を行う制御入力識別回路を有し、制御入力識別回路によ
り制御信号をスタンバイ制御回路およびシステム制御回
路に与えて双方の制御回路を制御するため、１つの制御
入力で低消費電流モードとシステム・リセットの制御を
行うことが可能であり、外部で制御を行うため回路の簡
略化が可能となる効果がある。
子の入力レベルとスタンバイ・フラグの内容と論理演算
を行う制御入力識別回路を有し、制御入力識別回路によ
り制御信号をスタンバイ制御回路およびシステム制御回
路に与えて双方の制御回路を制御するため、１つの制御
入力で低消費電流モードとシステム・リセットの制御を
行うことが可能であり、外部で制御を行うため回路の簡
略化が可能となる効果がある。
【図１】本発明の一実施例のマイクロコンピュータの構
成図である。
成図である。
【図２】図１のマイクロコンピュータの動作タイミング
および各制御信号を示すタイミングチャートである。
および各制御信号を示すタイミングチャートである。
Ａ 制御入力端子 １ 制御入力識別回路 ２ システム制御回路 ３ スタンバイ・フラグ ４ スタンバイ制御回路
Claims (1)
- 【請求項１】 第１の制御信号がアクティブレベルとな
ったときにシステムをリセットするシステム制御回路
と、第２の制御信号がアクティブレベルとなったときに
前記システムを低消費電流モードとするスタンバイ制御
回路と、電源投入後にセットされて第１のレベルをとる
出力信号を出力しかつ前記セットされていないときに第
２のレベルをとる出力信号を出力するスタンバイ・フラ
グとを有するマイクロコンピュータにおいて、 前記電源電圧が所定の動作電圧範囲にあるときに第１の
レベルをとり前記電源電圧が前記所定の動作電圧範囲外
にあるときに第２のレベルをとる第３の制御信号と前記
スタンバイ・フラグの出力信号とが入力され、前記第３
の制御信号が前記第２のレベルのとき、前記スタンバイ
・フラグの出力信号が前記第１のレベルの場合は前記第
２の制御信号を前記アクティブレベルとして出力し、前
記スタンバイ・フラグの出力信号が前記第２のレベルの
場合は前記第１の制御信号を前記アクティブレベルとし
て出力する制御入力識別回路を有する ことを特徴とする
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176400A JP2871186B2 (ja) | 1991-07-17 | 1991-07-17 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176400A JP2871186B2 (ja) | 1991-07-17 | 1991-07-17 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0519916A JPH0519916A (ja) | 1993-01-29 |
| JP2871186B2 true JP2871186B2 (ja) | 1999-03-17 |
Family
ID=16013012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176400A Expired - Fee Related JP2871186B2 (ja) | 1991-07-17 | 1991-07-17 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871186B2 (ja) |
-
1991
- 1991-07-17 JP JP3176400A patent/JP2871186B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519916A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |
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