JP3487116B2 - 半導体装置、及びこれを具備する電子機器 - Google Patents
半導体装置、及びこれを具備する電子機器Info
- Publication number
- JP3487116B2 JP3487116B2 JP04439397A JP4439397A JP3487116B2 JP 3487116 B2 JP3487116 B2 JP 3487116B2 JP 04439397 A JP04439397 A JP 04439397A JP 4439397 A JP4439397 A JP 4439397A JP 3487116 B2 JP3487116 B2 JP 3487116B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- data
- reset
- flag register
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Executing Machine-Instructions (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、フラグレジスタを
有する半導体装置におけるレジスタのリセット方法に関
し、さらにこの半導体装置を具備するパーソナルコンピ
ュータ、ＰＣカード等の電子機器に関する。
有する半導体装置におけるレジスタのリセット方法に関
し、さらにこの半導体装置を具備するパーソナルコンピ
ュータ、ＰＣカード等の電子機器に関する。
【０００２】
【従来の技術】図３は従来のフラグレジスタとフラグデ
ータを発生する回路を備えた半導体装置の一例とフラグ
レジスタのリセット処理を行うＣｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｏｒ Ｕｎｉｔ（以下、ＣＰＵと称する。）、
及びデータセレクタ、アドレスデコーダを示す構成図で
ある。
ータを発生する回路を備えた半導体装置の一例とフラグ
レジスタのリセット処理を行うＣｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｏｒ Ｕｎｉｔ（以下、ＣＰＵと称する。）、
及びデータセレクタ、アドレスデコーダを示す構成図で
ある。
【０００３】図３に示すようにこの例において、フラグ
レジスタ３０１はライトパルスによりフラグデータを保
持し、リセットによりフラグデータがクリアされる機能
を備えている。また、フラグデータを発生する回路とし
てカウンタ３０６を用いている。カウンタ３０６は４ビ
ットカウンタとし、カウント用のクロック信号３０７が
１６回入力されると全数のカウントアップを終了し、カ
ウントの終了を伝えるフラグデータ３０４を発生する。
このフラグデータ３０４は通常、Ｌｏｗレベルであり、
カウント終了を認識するとＨｉｇｈレベルとなり、フラ
グデータ３０４が有効であることを示す。
レジスタ３０１はライトパルスによりフラグデータを保
持し、リセットによりフラグデータがクリアされる機能
を備えている。また、フラグデータを発生する回路とし
てカウンタ３０６を用いている。カウンタ３０６は４ビ
ットカウンタとし、カウント用のクロック信号３０７が
１６回入力されると全数のカウントアップを終了し、カ
ウントの終了を伝えるフラグデータ３０４を発生する。
このフラグデータ３０４は通常、Ｌｏｗレベルであり、
カウント終了を認識するとＨｉｇｈレベルとなり、フラ
グデータ３０４が有効であることを示す。
【０００４】カウンタ３０６により発生したフラグデー
タ３０４はフラグレジスタ３０１のデータ端子Ｄに入力
される。フラグレジスタ３０１のクロック端子Ｃにはデ
ータ書き込み用のライト信号３０３が入力され、リセッ
ト端子ＲにはＣＰＵ３０８からのリセット信号３０２が
入力される。フラグレジスタ３０１のリセット状態はリ
セット信号３０２がＬｏｗレベルの時に設定される。
タ３０４はフラグレジスタ３０１のデータ端子Ｄに入力
される。フラグレジスタ３０１のクロック端子Ｃにはデ
ータ書き込み用のライト信号３０３が入力され、リセッ
ト端子ＲにはＣＰＵ３０８からのリセット信号３０２が
入力される。フラグレジスタ３０１のリセット状態はリ
セット信号３０２がＬｏｗレベルの時に設定される。
【０００５】尚、ＣＰＵ３０８からは半導体装置が有す
る他の複数のレジスタに対するリセット信号も出力され
ている。
る他の複数のレジスタに対するリセット信号も出力され
ている。
【０００６】フラグレジスタ３０１の出力データ端子Ｑ
からはリードデータ３０５がデータセレクタ３０９に入
力される。このデータセレクタ３０９は半導体装置が有
する他の複数のレジスタからのデータも入力されてお
り、フラグレジスタ３０１のデータを選択するために、
ＣＰＵ３０８からフラグレジスタ３０１に対応したアド
レスをアドレスデコーダ３１０に発生し、アドレスデコ
ーダ３１０によりデコードしたイネーブル信号３１１を
データセレクタ３０９に入力する。
からはリードデータ３０５がデータセレクタ３０９に入
力される。このデータセレクタ３０９は半導体装置が有
する他の複数のレジスタからのデータも入力されてお
り、フラグレジスタ３０１のデータを選択するために、
ＣＰＵ３０８からフラグレジスタ３０１に対応したアド
レスをアドレスデコーダ３１０に発生し、アドレスデコ
ーダ３１０によりデコードしたイネーブル信号３１１を
データセレクタ３０９に入力する。
【０００７】ＣＰＵ３０８はデータセレクタ３０９を介
し、リードデータ３０５を読み出して認識した後、内部
プログラムに組み込まれているフラグレジスタ３０１用
のリセット処理命令によりリセット信号３０２をＬｏｗ
レベルとし、フラグレジスタ３０１をリセット状態とす
る。このリセット状態になると、リードデータ３０５は
Ｌｏｗレベルを出力する。
し、リードデータ３０５を読み出して認識した後、内部
プログラムに組み込まれているフラグレジスタ３０１用
のリセット処理命令によりリセット信号３０２をＬｏｗ
レベルとし、フラグレジスタ３０１をリセット状態とす
る。このリセット状態になると、リードデータ３０５は
Ｌｏｗレベルを出力する。
【０００８】図４は上述の内、フラグレジスタ３０１と
カウンタ３０６の動作状況を説明するタイミング図であ
る。
カウンタ３０６の動作状況を説明するタイミング図であ
る。
【０００９】図４において、前述のクロック信号３０７
をＣＬＫ、フラグデータ３０４をＦＧＤＡＴＡ、ライト
信号３０３をＷＲＩＴＥ、リセット信号３０２をＲＥＳ
ＥＴ、及びリードデータ３０５をＲＤＤＡＴＡと表すも
のとする。
をＣＬＫ、フラグデータ３０４をＦＧＤＡＴＡ、ライト
信号３０３をＷＲＩＴＥ、リセット信号３０２をＲＥＳ
ＥＴ、及びリードデータ３０５をＲＤＤＡＴＡと表すも
のとする。
【００１０】カウンタ３０６はＣＬＫの立ち上がりエッ
ヂによりカウントを行うものとすると、前述のように、
ＣＬＫが１６回入力され、１６回目のＣＬＫの立ち上が
りのタイミングでＦＧＤＡＴＡがＨｉｇｈレベルとな
り、このデータがフラグレジスタ３０１に伝達され、Ｗ
ＲＩＴＥによりフラグレジスタ３０１に保持される。こ
のタイミング時より、ＲＤＤＡＴＡはＨｉｇｈレベルが
出力され、ＣＰＵが読み出し命令によりＲＤＤＡＴＡを
読み出した後、リセット処理命令によりＲＥＳＥＴをＬ
ｏｗレベルとする。
ヂによりカウントを行うものとすると、前述のように、
ＣＬＫが１６回入力され、１６回目のＣＬＫの立ち上が
りのタイミングでＦＧＤＡＴＡがＨｉｇｈレベルとな
り、このデータがフラグレジスタ３０１に伝達され、Ｗ
ＲＩＴＥによりフラグレジスタ３０１に保持される。こ
のタイミング時より、ＲＤＤＡＴＡはＨｉｇｈレベルが
出力され、ＣＰＵが読み出し命令によりＲＤＤＡＴＡを
読み出した後、リセット処理命令によりＲＥＳＥＴをＬ
ｏｗレベルとする。
【００１１】以上のような方法により、フラグレジスタ
に保持されているフラグデータをＣＰＵが読み出し、認
識した後、リセット信号を送り、フラグレジスタをリセ
ット状態にするようにしていた。
に保持されているフラグデータをＣＰＵが読み出し、認
識した後、リセット信号を送り、フラグレジスタをリセ
ット状態にするようにしていた。
【００１２】
【発明が解決しようとする課題】しかし、前述の従来技
術では、フラグレジスタに保持されたフラグデータをＣ
ＰＵが読み出し、読み出し処理を終了した後、フラグレ
ジスタに対してリセット動作を行うという処理をＣＰＵ
の管理するプログラムに組み込んでいた。
術では、フラグレジスタに保持されたフラグデータをＣ
ＰＵが読み出し、読み出し処理を終了した後、フラグレ
ジスタに対してリセット動作を行うという処理をＣＰＵ
の管理するプログラムに組み込んでいた。
【００１３】そのため、フラグレジスタからのフラグデ
ータを読み出す処理が頻繁に行われる場合、その都度、
上述のようにリセット動作を行う処理を付加する必要が
あり、プログラムの容量が増大し、かつ、複雑になると
いう問題があった。
ータを読み出す処理が頻繁に行われる場合、その都度、
上述のようにリセット動作を行う処理を付加する必要が
あり、プログラムの容量が増大し、かつ、複雑になると
いう問題があった。
【００１４】また、プログラムを作成する際に、リセッ
ト動作の処理を誤って組み込んだ場合、半導体装置の動
作に不具合が生じるという問題もあった。
ト動作の処理を誤って組み込んだ場合、半導体装置の動
作に不具合が生じるという問題もあった。
【００１５】そこで本発明は、このような問題点を解決
するためになされるもので、フラグデータが書き込まれ
るフラグレジスタをリセット状態にする手段を半導体装
置の内部に有し、フラグレジスタに保持されているフラ
グデータを読み出すことにより、自動的にフラグレジス
タをリセット状態にする方法を提供することを目的とす
る。
するためになされるもので、フラグデータが書き込まれ
るフラグレジスタをリセット状態にする手段を半導体装
置の内部に有し、フラグレジスタに保持されているフラ
グデータを読み出すことにより、自動的にフラグレジス
タをリセット状態にする方法を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、特定の状態に達したことを示すフラグデ
ータを保持するフラグレジスタを有し、フラグレジスタ
に保持されたフラグデータを読み出すことにより、フラ
グレジスタの状態をリセット状態にするリセット手段を
備えたことを特徴とする。
半導体装置は、特定の状態に達したことを示すフラグデ
ータを保持するフラグレジスタを有し、フラグレジスタ
に保持されたフラグデータを読み出すことにより、フラ
グレジスタの状態をリセット状態にするリセット手段を
備えたことを特徴とする。
【００１７】本発明の請求項２記載の半導体装置は、リ
セット手段としてラッチ回路とリセット回路とを有して
おり、フラグレジスタのフラグデータをフラグレジスタ
がリセット状態にされている間、ラッチ回路に保持する
ことを特徴とする。
セット手段としてラッチ回路とリセット回路とを有して
おり、フラグレジスタのフラグデータをフラグレジスタ
がリセット状態にされている間、ラッチ回路に保持する
ことを特徴とする。
【００１８】本発明の請求項３記載の電子機器は、請求
項１又は請求項２のいづれかに記載の半導体装置と該半
導体装置に基づいてリセット処理を行うＣＰＵとを具備
することを特徴とする。
項１又は請求項２のいづれかに記載の半導体装置と該半
導体装置に基づいてリセット処理を行うＣＰＵとを具備
することを特徴とする。
【００１９】
【発明の実施の形態】本発明の実施の形態を図面に基づ
き説明する。
き説明する。
【００２０】図１は本発明の一実施例を示す半導体装置
と該半導体装置に基づいてリセット処理を行うＣＰＵと
を具備する電子機器の要部を示す構成図である。
と該半導体装置に基づいてリセット処理を行うＣＰＵと
を具備する電子機器の要部を示す構成図である。
【００２１】図１に示すようにこの例において、フラグ
レジスタ１０１はライトパルスによりフラグデータを保
持し、リセットによりフラグデータがクリアされる機能
を備えている。また、フラグデータを発生する回路とし
てカウンタ１０６を用いている。
レジスタ１０１はライトパルスによりフラグデータを保
持し、リセットによりフラグデータがクリアされる機能
を備えている。また、フラグデータを発生する回路とし
てカウンタ１０６を用いている。
【００２２】カウンタ１０６は４ビットカウンタとし、
カウント用のクロック信号１０７が１６回入力されると
全数のカウントアップを終了し、カウントの終了を伝え
るフラグデータ１０４を発生する。このフラグデータ１
０４は通常、Ｌｏｗレベルであり、カウント終了を認識
するとＨｉｇｈレベルとなり、フラグデータ１０４が有
効であることを示す。
カウント用のクロック信号１０７が１６回入力されると
全数のカウントアップを終了し、カウントの終了を伝え
るフラグデータ１０４を発生する。このフラグデータ１
０４は通常、Ｌｏｗレベルであり、カウント終了を認識
するとＨｉｇｈレベルとなり、フラグデータ１０４が有
効であることを示す。
【００２３】カウンタ１０６により発生したフラグデー
タ１０４はフラグレジスタ１０１のデータ端子Ｄに入力
される。フラグレジスタ１０１のクロック端子Ｃにはデ
ータ書き込み用のライト信号Ａ１０３が入力され、リセ
ット端子Ｒにはリセット信号１０２が入力される。
タ１０４はフラグレジスタ１０１のデータ端子Ｄに入力
される。フラグレジスタ１０１のクロック端子Ｃにはデ
ータ書き込み用のライト信号Ａ１０３が入力され、リセ
ット端子Ｒにはリセット信号１０２が入力される。
【００２４】このリセット信号１０２は、ＯＲゲート１
０８とＡＮＤゲート１０９から成るリセット信号発生回
路から与えられる。ＯＲゲート１０８の２つの入力端子
の一方にＣＰＵ１１７が読み出すためのリード信号１１
０が入力され、もう一方には該半導体装置内に有する他
の複数のレジスタの中から、ＣＰＵがフラグレジスタ１
０１のデータを読み出すことを有効とするイネーブル信
号１１１が入力される。
０８とＡＮＤゲート１０９から成るリセット信号発生回
路から与えられる。ＯＲゲート１０８の２つの入力端子
の一方にＣＰＵ１１７が読み出すためのリード信号１１
０が入力され、もう一方には該半導体装置内に有する他
の複数のレジスタの中から、ＣＰＵがフラグレジスタ１
０１のデータを読み出すことを有効とするイネーブル信
号１１１が入力される。
【００２５】このイネーブル信号１１１はＣＰＵ１１７
からフラグレジスタ１０１に対応したアドレスをアドレ
スデコーダ１１９に発生し、アドレスデコーダ１１９に
よりデコードして得られる。
からフラグレジスタ１０１に対応したアドレスをアドレ
スデコーダ１１９に発生し、アドレスデコーダ１１９に
よりデコードして得られる。
【００２６】前述のリード信号１１０、及びイネーブル
信号１１１はＬｏｗレベルで有効になるものとする。
信号１１１はＬｏｗレベルで有効になるものとする。
【００２７】また、ＡＮＤゲート１０９の２つの入力端
子の一方にＯＲゲート１０８の出力信号が入力され、も
う一方には初期段階において、フラグレジスタ１０１を
リセット状態にするための初期リセット信号１１２がＣ
ＰＵ１１７から入力される。
子の一方にＯＲゲート１０８の出力信号が入力され、も
う一方には初期段階において、フラグレジスタ１０１を
リセット状態にするための初期リセット信号１１２がＣ
ＰＵ１１７から入力される。
【００２８】尚、この初期リセット信号１１２はＣＰＵ
１１７から与えられる他に、該電子機器に電源電圧が供
給された時に発生するパワーオンリセットによる方法で
も良い。
１１７から与えられる他に、該電子機器に電源電圧が供
給された時に発生するパワーオンリセットによる方法で
も良い。
【００２９】フラグレジスタ１０１のリセット状態はリ
セット信号１０２がＬｏｗレベルの時に設定される。
セット信号１０２がＬｏｗレベルの時に設定される。
【００３０】フラグレジスタ１０１の出力データ端子Ｑ
の出力データ１１６は、ラッチ回路１１３のデータ端子
Ｄに入力され、ラッチ回路１１３の出力データ端子Ｍか
らはＣＰＵが読み出すためのリードデータ１０５がデー
タセレクタ３０９に入力される。このデータセレクタ３
０９は該半導体装置が有する他の複数のレジスタからの
データも入力されており、フラグレジスタ１０１のデー
タを選択するために、前述のイネーブル信号１１１がデ
ータセレクタ３０９に入力される。
の出力データ１１６は、ラッチ回路１１３のデータ端子
Ｄに入力され、ラッチ回路１１３の出力データ端子Ｍか
らはＣＰＵが読み出すためのリードデータ１０５がデー
タセレクタ３０９に入力される。このデータセレクタ３
０９は該半導体装置が有する他の複数のレジスタからの
データも入力されており、フラグレジスタ１０１のデー
タを選択するために、前述のイネーブル信号１１１がデ
ータセレクタ３０９に入力される。
【００３１】また、ラッチ回路１１３のクロック端子Ｃ
にはイネーブル信号１１１をインバータ１１４により反
転したライト信号Ｂ１１５が入力される。
にはイネーブル信号１１１をインバータ１１４により反
転したライト信号Ｂ１１５が入力される。
【００３２】図２は上述の内、フラグレジスタ１０１と
カウンタ１０６、及びラッチ回路１１３の動作状況を説
明するタイミング図である。
カウンタ１０６、及びラッチ回路１１３の動作状況を説
明するタイミング図である。
【００３３】図２において、前述のクロック信号１０７
をＣＬＫ、フラグデータ１０４をＦＧＤＡＴＡ、ライト
信号Ａ１０３をＷＲＩＴＥＡ、リセット信号１０２をＲ
ＥＳＥＴ、初期リセット信号１１２をＩＮＩＲＳＴ、リ
ード信号１１０をＲＤ、イネーブル信号１１１をＥＮＡ
ＢＬＥ、出力データ１１６をＯＵＴＤＡＴ、ライト信号
Ｂ１１５をＷＲＩＴＥＢ、及びリードデータ１０５をＲ
ＤＤＡＴＡと表すものとする。
をＣＬＫ、フラグデータ１０４をＦＧＤＡＴＡ、ライト
信号Ａ１０３をＷＲＩＴＥＡ、リセット信号１０２をＲ
ＥＳＥＴ、初期リセット信号１１２をＩＮＩＲＳＴ、リ
ード信号１１０をＲＤ、イネーブル信号１１１をＥＮＡ
ＢＬＥ、出力データ１１６をＯＵＴＤＡＴ、ライト信号
Ｂ１１５をＷＲＩＴＥＢ、及びリードデータ１０５をＲ
ＤＤＡＴＡと表すものとする。
【００３４】カウンタ１０６はＣＬＫの立ち上がりエッ
ヂによりカウントを行うものとすると、前述のように、
ＣＬＫが１６回入力され、１６回目のＣＬＫの立ち上が
りのタイミングでＦＧＤＡＴＡがＨｉｇｈレベルとな
り、このＦＧＤＡＴＡがフラグレジスタ１０１に伝達さ
れ、ＷＲＩＴＥＢによりフラグレジスタ１０１に保持さ
れる。フラグレジスタ１０１から出力されるＯＵＴＤＡ
Ｔはこのタイミング時より、Ｈｉｇｈレベルが出力され
る。
ヂによりカウントを行うものとすると、前述のように、
ＣＬＫが１６回入力され、１６回目のＣＬＫの立ち上が
りのタイミングでＦＧＤＡＴＡがＨｉｇｈレベルとな
り、このＦＧＤＡＴＡがフラグレジスタ１０１に伝達さ
れ、ＷＲＩＴＥＢによりフラグレジスタ１０１に保持さ
れる。フラグレジスタ１０１から出力されるＯＵＴＤＡ
Ｔはこのタイミング時より、Ｈｉｇｈレベルが出力され
る。
【００３５】ＲＤとＥＮＡＢＬＥの関係は図２に示され
るように、ＥＮＡＢＬＥがＬｏｗレベルになっている範
囲内においてＲＤがＬｏｗレベルになっている。また、
ＷＲＩＴＥＢはＥＮＡＢＬＥの反転信号であるため、ラ
ッチ回路１１３の機能おいて、ＷＲＩＴＥＢがＨｉｇｈ
レベル、つまり、ＥＮＡＢＬＥがＬｏｗレベルとなって
いる間ＯＵＴＤＡＴをＲＤＤＡＴＡに出力し続けている
ことになる。
るように、ＥＮＡＢＬＥがＬｏｗレベルになっている範
囲内においてＲＤがＬｏｗレベルになっている。また、
ＷＲＩＴＥＢはＥＮＡＢＬＥの反転信号であるため、ラ
ッチ回路１１３の機能おいて、ＷＲＩＴＥＢがＨｉｇｈ
レベル、つまり、ＥＮＡＢＬＥがＬｏｗレベルとなって
いる間ＯＵＴＤＡＴをＲＤＤＡＴＡに出力し続けている
ことになる。
【００３６】ＲＥＳＥＴはＩＮＩＲＳＴがＨｉｇｈレベ
ルに設定されている場合、ＯＲゲート１０８の機能にお
いて、ＲＤ、及びＥＮＡＢＬＥが共にＬｏｗレベルとな
っている間はＬｏｗレベルとなる。
ルに設定されている場合、ＯＲゲート１０８の機能にお
いて、ＲＤ、及びＥＮＡＢＬＥが共にＬｏｗレベルとな
っている間はＬｏｗレベルとなる。
【００３７】従って、リード信号１１０がＬｏｗレベル
になった時点でリセット信号１０２はＬｏｗレベルとな
り、フラグレジスタ１０１をリセット状態にするもの
の、ＣＰＵ１１７がリード信号１１０をＬｏｗレベルに
して読み出しを行っている間は、ラッチ回路１１３に保
持されているリードデータ１０５が正確に読み出されて
いる。
になった時点でリセット信号１０２はＬｏｗレベルとな
り、フラグレジスタ１０１をリセット状態にするもの
の、ＣＰＵ１１７がリード信号１１０をＬｏｗレベルに
して読み出しを行っている間は、ラッチ回路１１３に保
持されているリードデータ１０５が正確に読み出されて
いる。
【００３８】このような方法により、ＣＰＵ１１７がカ
ウンタ１０６のカウントを終了したことを示すフラグデ
ータを読み出した後、本発明の半導体装置が有するリセ
ット信号発生回路によりフラグレジスタのリセット動作
を行うため、該半導体装置とＣＰＵとを具備する電子機
器において、ＣＰＵから他の複数のレジスタへ接続する
リセット用の信号線が不要となり、該半導体装置及び、
ＣＰＵの端子数の減少化が可能で、各々のパッケージサ
イズの小型化ができ、低コストのデバイスが使用でき
る。
ウンタ１０６のカウントを終了したことを示すフラグデ
ータを読み出した後、本発明の半導体装置が有するリセ
ット信号発生回路によりフラグレジスタのリセット動作
を行うため、該半導体装置とＣＰＵとを具備する電子機
器において、ＣＰＵから他の複数のレジスタへ接続する
リセット用の信号線が不要となり、該半導体装置及び、
ＣＰＵの端子数の減少化が可能で、各々のパッケージサ
イズの小型化ができ、低コストのデバイスが使用でき
る。
【００３９】また、配線削減により、基板サイズの小型
化、あるいは、ＰＣカードなどの実装スペースが限られ
た製品ではメモリ等のデバイスをより多く実装できる。
化、あるいは、ＰＣカードなどの実装スペースが限られ
た製品ではメモリ等のデバイスをより多く実装できる。
【００４０】
【発明の効果】以上述べたように、本発明の半導体装
置、及びこれを具備する電子機器によれば、ＣＰＵのプ
ログラムにおいて、フラグレジスタのリセット動作処理
を組み込む必要がなくなるため、プログラムの簡略化が
可能となり、また、プログラムに使用されるメモリ容量
の減少化もできる効果がある。
置、及びこれを具備する電子機器によれば、ＣＰＵのプ
ログラムにおいて、フラグレジスタのリセット動作処理
を組み込む必要がなくなるため、プログラムの簡略化が
可能となり、また、プログラムに使用されるメモリ容量
の減少化もできる効果がある。
【００４１】更に、プログラム作成における誤りが原因
となる半導体装置、及びこれを具備する電子機器の動作
不具合の発生を防止できる効果もある。
となる半導体装置、及びこれを具備する電子機器の動作
不具合の発生を防止できる効果もある。
【図１】本発明の一実施例の半導体装置とこれを具備す
る電子機器の要部を示す構成図。
る電子機器の要部を示す構成図。
【図２】本発明の半導体装置の実施例における、各信号
のタイミングチャート。
のタイミングチャート。
【図３】従来の半導体装置を示す構成図。
【図４】従来の半導体装置における、各信号のタイミン
グチャート。
グチャート。
１０１，３０１ ： フラグレジスタ
１０２，３０２ ： リセット信号
１０３ ： ライト信号Ａ
３０３ ： ライト信号
１０４，３０４ ： フラグデータ
１０５，３０５ ： リードデータ
１０６ ３０６ ： カウンタ
１０７，３０７ ： クロック信号
１０８ ： ＯＲゲート
１０９ ： ＡＮＤゲート
１１０ ： リード信号
１１１ ： イネーブル信号
１１２ ： 初期リセット信号
１１３ ： ラッチ回路
１１４ ： インバータ
１１５ ： ライト信号Ｂ
１１６ ： 出力データ
１１７，３０８ ： ＣＰＵ
１１８，３０９ ： データセレクタ
１１９，３１０ ： アドレスデコーダ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
G11C 7/00 311
Claims (3)
- 【請求項１】特定の状態に達したことを示すフラグデー
タを保持するためのフラグレジスタを有する半導体装置
において、前記フラグレジスタに保持されたフラグデー
タを読み出すことにより、前記フラグレジスタの状態を
リセット状態にするリセット手段を備えることを特徴と
する半導体装置。 - 【請求項２】前記リセット手段はラッチ回路とリセット
回路とを有しており、前記フラグレジスタのフラグデー
タを前記フラグレジスタがリセット状態にされている
間、前記ラッチ回路に保持することを特徴とする請求項
１記載の半導体装置。 - 【請求項３】請求項１又は請求項２のいづれかに記載の
半導体装置と該半導体装置に基づいてリセット処理を行
うＣＰＵとを具備することを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04439397A JP3487116B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体装置、及びこれを具備する電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04439397A JP3487116B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体装置、及びこれを具備する電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10240497A JPH10240497A (ja) | 1998-09-11 |
| JP3487116B2 true JP3487116B2 (ja) | 2004-01-13 |
Family
ID=12690272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04439397A Expired - Fee Related JP3487116B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体装置、及びこれを具備する電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487116B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4279023B2 (ja) | 2003-03-25 | 2009-06-17 | 富士通株式会社 | 状態表示情報設定回路 |
-
1997
- 1997-02-27 JP JP04439397A patent/JP3487116B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10240497A (ja) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5341480A (en) | Method and apparatus for providing a two conductor serial bus | |
| KR20030003047A (ko) | 데이터 전송 제어장치, 반도체 메모리 장치 및 전자정보장치 | |
| JP2762138B2 (ja) | メモリコントロールユニット | |
| US7953941B2 (en) | Data processor with memory controller having burst access operation | |
| US20070038795A1 (en) | Asynchronous bus interface and processing method thereof | |
| US6769051B2 (en) | Memory controller and memory control method for controlling an external memory device to be accessible even in an addressing mode that is not supported thereby | |
| JP3487116B2 (ja) | 半導体装置、及びこれを具備する電子機器 | |
| US4464715A (en) | Memory accessing method | |
| EP0462622B1 (en) | Microprocessor capable of ensuring flexible recovery time for I/O device | |
| US6463551B1 (en) | Debug circuit and microcomputer incorporating debug circuit | |
| EP1248201A1 (en) | Interface device and information processing system comprising it | |
| JPH08249095A (ja) | データ転送システムのバス制御装置 | |
| US7065669B2 (en) | System and method for providing a write strobe signal to a receiving element before both an address and data signal | |
| EP0535539B1 (en) | CPU-exchangeable computer system | |
| JP3563223B2 (ja) | レジスタ回路 | |
| JPH09115281A (ja) | 半導体装置 | |
| JPS59104800A (ja) | 画像メモリのパリテイ・チエツク方式 | |
| JP2845804B2 (ja) | データメモリ保持確認回路 | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JP3242474B2 (ja) | データ処理装置 | |
| EP0419904A2 (en) | Method and system for controlling CPU wait time in computer capable of connecting externally provided input/output controller | |
| JP2578057Y2 (ja) | モジュールアドレスの設定装置 | |
| KR900003527Y1 (ko) | 데이타 송수신 집적회로용 디엠에이회로 | |
| JPH05120211A (ja) | データバス幅制御装置 | |
| JPH0766358B2 (ja) | 情報処理装置、情報処理装置に接続される付属装置、及び、情報処理装置と付属装置とを含む情報処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030930 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |