DE3808832C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Wiedergabe von Daten auf einem Rasteranzeigegerät gemäß dem Oberbegriff des Patentanspruchs 1 sowie eine Vorrichtung zur Durchführung des Verfahrens.

Die Erfindung wird hier in Zusammenhang mit einem Personal Computer System beschrieben. Systeme dieser Art enthalten bekanntlich einen Mikroprozessor, der mit verschiedenen Ein- Ausgabe- (E/A) und Speicherelementen über einen Bus verbunden ist. Ein Personal Computer kann ferner E/A-Steckplätze haben, in die der Benutzer steckbaren Karten einbringen kann.

So beschreibt das US Patent 44 08 200 beispielsweise ein Personal Computer-System, welches Vorrichtungen und Verfahren für das Schreiben von Text-Schriftzeichen für einen Rasterabtast-Video Bildschirm umfaßt, der in einem Modus betrieben werden kann, bei dem alle Punkte adres­ sierbar sind (Grafikmodus) und für das spätere Auslesen der Schriftzeichen. Ein Prozessor schreibt ein Zeichen auf den Bildschirm, indem er ein Punktemuster für ein Schriftzeichen auf dem Speicher auswählt und in einen grafischen Bildwiedergabepuffer (Speicher) lädt, und er liest ein früher geschriebenes Zeichen, in dem er ein Punktemuster aus dem Bildspeicher mit Punktemustern aus dem Hauptspeicher vergleicht. Es sind auch Einrichtungen für die Darstellung von Farben vorgese­ hen. Das System veranschaulicht eine Bildwiedergabe- oder Grafikkarte, die ein Video-Untersystem umfaßt; die Karte wird in einem E/A-Steckplatz untergebracht.

Ein verbessertes oder erweitertes Video-Untersystem ist im US-Patent 45 80 135 beschrieben, welches eine Rasterabtastwiedergabe hat, die eine Vielzahl an Speicherbelegungen enthält. Die Belegungen sind in einem von zwei Modi adressierbar, um das Adressieren und die Wiedergabe von Videoinformationen durch das System zu unterstützen. Das System stellt eine erwei­ terte grafische Systemorganisation dar, die manchmal auch als Erweiterte Grafische Steckkarte (EGA) bezeich­ net wird. Der Videospeicher wird im Zeitscheibenverfah­ ren betrieben, in dem Zugriffe einer CPU und einer Bildschirmsteuereinheit (CRT) im Multiplexbetrieb erfolgen. Obwohl spezifische Einzelheiten des Zyklus nicht erläutert sind, stellt die Erweiterte Grafik Steckkarte (EGA) ausschließlich zugeordnete Zyklen für den Speicherzugriff sowohl durch die CRT-Steuereinheit bzw. durch die CPU zur Verfügung. Die EGA hat zwei Arbitrierungsmodi, einen langsamen Geschwindigkeitsmo­ dus und einen Hochgeschwindigkeitsmodus. Im Hochge­ schwindigkeitsmodus steht der CPU immer ein Zyklus aus jeweils fünf Zyklen zur Verfügung, in der sie auf den Videospeicher zugreifen kann; im langsamen Geschwindigkeitsmodus stehen der CPU drei von fünf Zyklen zur Verfügung, um auf den Videospeicher zugrei­ fen zu können.

Es ist weiterer Stand der Technik bekannt, der sich im besonderen mit der Arbitrierung in Video-Untersystemen befaßt. So betrifft z. B. das US Patent 45 11 965 ein System für die Auflösung des Zugriffskonflikts zwischen der Zentraleinheit (CPU) undder Bildschirmsteuerein­ heit (CRT-Steuereinheit) auf einen Videospeicher mit wahlfreiem Zugriff (RAM) eines Datenverarbeitungssyst­ ems. Eine CPU Zugriffsperiode liegt zwischen aufeinan­ derfolgenden CRT-Steuereinheit-Zugriffsperioden. Eine Arbitrierung ist eingebaut, die der CRT-Steuereinheit Prioritätszugriff verschafft, wenn es zu Konflikten zwischen der CPU und der CRT-Steuereinheit kommt. Eine Anpassung des Arbitrierungsschemas an die Arbeit der CRT-Steuereinheit wurde darin nicht getroffen.

Dasselbe gilt auch für die Wiedergabevorrichtungen, die in EP 0 182 454 A2 und ELEKTRONIK 24/30. 11. 84, S. 57 bis 61 beschrieben sind.

Als weiteres Beispiel beschreibt US Patent Nr. 41 17 469 ein Computer Terminal, das ein Rasteranzeige­ gerät (CRT), einen Mikroprozessor und einen Speicher mit wahlfreiem Zugriff hat, der die Zeichencodes für die Information speichert, die auf dem CRT-Bildschirm dargestellt werden soll und der als Arbeitsspeicher für den Prozessor fungiert. Die Wiedergabeverarbeitung erfolgt alternierend oder verschränkt mit anderen Arbeiten des Mikroprozessors.

Als weiteres Beispiel umschreibt das US Patent 45 77 344 ein System für die Verarbeitung von Videosignalen, die abgetastete Bilder wiedergeben. Die Videosignale werden durch einen Multiplexer (Vielfach­ schalter) einem Bildprozessor und einem Wiedergabegerät zugeführt. Die Videosignale werden vorverarbeitet und im Bildprozessor gespeichert, der einen gemeinsam genutzten Speicher hat. Eine Computersteuereinheit greift auf diesen gemeinsamen Speicher über einen gemeinsamen Bus zu und steuert den Bildprozessor, indem er auf Befehlssignale von peripheren Geräten reagiert.

Ein Verfahren nach dem Oberbegriff des Patentanspruchs 1 ist aus der DE 31 30 460 A1 bekannt. Dort ist ein Datensichtsystem offenbart, bei dem ein Rechner und eine Videosteuerung auf einen Videospeicher zugreifen können. Der Zugriff der Videosteuerung auf den Videospeicher wird dabei nach dem Anforderungs-/Bestätigungsprinzip durchgeführt. Damit der Zugriff der Videosteuerung das System möglichst wenig belastet und damit der für den Rechner zur Verfügung stehenden Datendurchsatz möglichst hoch sein kann, ist ein Datenzwischenspeicher vorgesehen, der im Zusammenhang mit Hochgeschwindigkeits-Peripheriegeräten auch als Doppelreihen-Pufferspeicher ausgebildet sein kann.

Ausgehend von diesem Stand der Technik ist es die Aufgabe der Erfindung, ein Verfahren der im Oberbegriff des Patentanspruchs 1 angegebenen Art sowie eine Vorrichtung zur Durchführung des Verfahrens zu schaffen, die einen noch wirkungsvolleren und schnelleren Einsatz des Videospeichers durch die Videosteuerung und den Rechner ermöglichen.

Gelöst wid die Aufgabe durch ein Verfahren nach dem Patentanspruch 1 und durch eine Vorrichtung nach dem Patentanspruch 2.

Wie bereits zuvor bemerkt, stellt die Erweiterte Grafik-Steckkarte (EGA) ausschließlich zugeordnete Zyklen für den Speicherzugriff sowohl durch die Video Steuerung bzw. durch die CPU zur Verfügung. Sowohl im Hochgeschwindigkeitsmodus als auch im langsa­ men Geschwindigkeitsmodus hat die CPU immer einen aus jeweils drei Zyklen, in der sie auf den Videospeicher zugreifen kann.

Gemäß der hier vorliegenden Erfindung ist eine garan­ tierte minimale Anzahl an Zyklen für den Zugriff der CPU auf den Videospeicher im Hochgeschwindigkeitsmodus sichergestellt, aber zusätzlich erlaubt eine Arbitrierung der CPU einen Zugriff während der Nicht­ wiedergabezeiten, so daß die CPU bei Bedarf mehr Zyklen erhalten kann. Im Niedergeschwindigkeitsmodus erfolgt die Arbitrierung sowohl während der Widergabe- als auch Nichtwiedergabeperioden, so daß die CPU Speicher­ zyklen in dem Maß erhalten kann, wie sie von ihr benötigt werden.

Beim Einsatz der hier vorliegenden Erfindung ergibt sich eine wesentliche Leistungsverbesserung, indem der CPU eine gesteigerte Bandbreite des Videospeichers zur Verfügung gestellt wird.

Wie schon erwähnt, machen die Erweiterte Grafik Steck­ karte und das hier beschriebene Video-Untersystem mindestens von einem dynamischen Speicher mit wahlfrei­ em Zugriff (RAM) Gebrauch, um die Daten zu speichern, die auf einem Rasteranzeigegerät (CRT) wiedergegeben werden. Der Speicher wird ständig durch die Video Steuerung ausgelesen, um den Bildschirminhalt aufzufrischen. Dem Hauptrechner ist der Zugriff zu diesem Speicher während ausschließlich zugeordneter Speicherzyklen erlaubt, die für diesen Zweck reserviert sind. Eine Speicherzyklus-Arbitrierung wird dazu benutzt, diese ausschließlich zugeordneten CPU-Zyklen zu liefern und gleichzeitig sicherzustellen, daß die CRT-Steuereinheit so häufig mit Daten versorgt wird, daß eine ordnungsgemäße Auffrischung des Bildschirmin­ halts erfolgt. In der hier vorliegenden Erfindung paßt die Steckkarte selbst automatisch (d. h. ohne Sortware­ hilfe) die Arbitrierungsrate an die Bildschirmdatenan­ forderungen an und stellt der CPU die maximale Spei­ cherbandbreie während der Zeit, in der keine Bild­ schirmwiedergabe ansteht, zur Verfügung. Der Videoarbiter überwacht die Aktivitäten der Bildschirm­ darstellung und der Video Steuerung; immer dann, wenn die Bildschirdarstellung nicht benötigt wird und unabhängig vom Zeitpunkt des Auftretens ist die CPU dazu berechtigt, auf den Videospeicher während des oder der Zyklen zuzugreifen, in der eine solche Inaktivität der Wiedergabe auftritt.

Die Erfindung kann in Video Grafik Adaptern (VGA) verwendet werden, die eine Vielzahl von Darstellungsmo­ di mit unterschiedlichen Auflösungen, Farben und Merkmalen zur Verfügung stellt, so z. B. Intensitäts­ schwellenwechsel, Videoumkehrung, unterstrichene Zeichen und ähnliches.

Ausführungsbeispiele werden nun anhand von Zeichnungen im einzelnen erläutert; es zeigt

Fig. 1A ein verallgemeinertes Blockdiagramm des Videospeicher-Untersystems und der hierin be­ schriebenen Arbitrierungseinrichtung;

Fig. 1B den Zusammenhang zwischen verschiedenen Elementen des Video-Untersystems aus Fig. 1A mit einem Querverweis auf andere Figuren in den Zeichnungen;

Fig. 1C ein detaillierteres Blockdiagramm des Videospeicher-Untersystems und der Arbitrierungseinrichtung aus Fig. 1A;

Fig. 2 die Arbitrierungs- und Speicherzykluserzeugung;

Fig. 3 die CPU Schnittstelle und die Steuerlogik der Datenverriegelung;

Fig. 4 den logischen Aufbau des Speicherzyklus-Generators des Video-Untersystems;

Fig. 5 den logischen Aufbau des Hochgeschwindigkeits-Arbiters;

Fig. 6 den logischen Aufbau des Taktgenerators;

Fig. 7A, 7B und 7C die Wellenformen der Zeitsignale für einen Betrieb mit acht Zeichenpunkten bzw. mit neun Zeichenpunk­ ten und acht Zeichenspeicherzyklen, bzw. neun Zeichenpunkten und sieben Zeichenpunktspeicher­ zyklen;

Fig. 8A und 8B Wellenformen, die während der Hochgeschwindigkeitsarbiter-Zyklen für das CPU Lesen und CPU Schreiben auftreten;

Fig. 9A und 9B Wellenformdiagramme der Zyklen des Niedergeschwindigkeitsarbiters für das CPU Lesen bzw. CPU Schreiben.

Fig. 1A stellt das Videospeicher-Untersystem dar und beinhaltet den Videospeicher 13, der die Daten für die Darstellung auf dem CRT-Monitor 1 speichert. Die CPU 2 greift auf den Videospeicher 13 für das Schreiben und Erneuern der Daten und für das gelegentliche Lesen der Daten zu; auf den Speicher kann ferner durch die Video- oder CRT-Steuereinheit 10 (nachfolgend als Steuereinheit 10 bezeichnet) zugegriffen werden, um die aktuelle Darstellung auf dem Monitor 1 zu steuern. Der Zugriff auf den Videospeicher 13 durch die CPU 2 und die Steuereinheit 10 wird im Zeit-Multiplexbetrieb durch den Video- oder Speicherzyklus-Arbiter 11 (nachfolgend als Arbiter 11 bezeichnet) gesteuert.

Fig. 1B zeigt das Zusammenspiel der Elemente des Video-Untersystem und enthält Verweise auf die anderen Figuren in den Zeichnungen. Beinhaltet sind hier die Blöcke 5a bis 5f, die in Fig. 1C bzw. Fig. 2 bis 6 dargestellt sind.

Fig. 1C zeigt das Videospeicher-Untersystem, welches einen Arbiter 11 enthält. Der Arbiter 11 liefert mit Steuerungssignalen auf den Leitungen 110 an den Videospeicher 13 eine Adreß­ auswahlsteuerung an den Multiplexer (MUX) 12 mit dem CPU/CRT Signal auf Leitung 109, eine Datenverriege­ lungssteuerung über ein Signal CRT VERRIEGELUNG auf Leitung 111 und ein Signal CPU VERRIEGELUNG auf Leitung 112. Das Signal-CPU LESEN auf Leitung 106 und das Signal-CPU SCHREIBEN auf Leitung 107 kommen von der CPU 2 und teilen dem Arbiter 11 mit, daß die CPU-Lese- oder Schreiboperation im Videospeicher 13 aufsetzen möchte. Arbiter 11 benutzt das Signal BEREIT (Ready) auf Leitung 108, um der CPU den Abschluß des angeforderten Zyklus mitzuteilen.

Wenn die CPU den Videospeicher 13 liest, wird das CPU Adreßsignal auf der Leitung 100 auf den Videospeicher- Adreßbus 102 über den MUX 12 eingekoppelt. Das CPU/CRT- Signal auf Leitung 109 wählt aus, welche Adreßeingabe die CPU-Adresse 100 oder CRT-Adresse 101, auf dem Adreßbus 102 ansteht. Die Videospeicherdaten auf dem Bus 103 werden in den CPU Verriegeler 15 durch das Signal CPU VERRIEGELUNG auf Leitung 112 verriegelt und über den Datenbus 105, die Grafiksteuereinheit 14 und den CPU Datenbus 104 der CPU zugesandt. Wenn die CPU in den Videospeicher 13 schreibt, wird das CPU Adreßsignal auf Leitung 100 auf den Videospeicher-Adreßbus 102 über den MUX 12 eingespeist. Schreibdaten werden von der CPU zum Videospeicher 13 über den CPU Datenbus 104, die Grafiksteuereinheit 14 und den Datenbus 103 gesandt.

Die Steuereinheit 10 erzeugt das CRT-Bildschirmadreßsignal auf Leitung 101, welches über den MUX 12 gesandt wird, um den Videospeicher 13 zu adressieren. CRT-Bildschirmauffrischungsdaten gehen zu den CRT-Verrieglern 16 über den Datenbus 103 und werden durch das Signal CRT-VERRIEGELN auf Leitung 111 verrie­ gelt. Bildschirmdaten in den CRT-Verrieglern werden der Attributsteuereinheit 18 über den Datenbus 114 zuge­ sandt oder über den Bus 115, die Verschiebungsregister 17 und den Bus 116. Die Attributsteuereinheit 18 for­ matiert die CRT-Daten und sendet diese dem Videowiedergabemonitor über den Bus 117.

Der Arbiter 11 entscheidet, ob die Steuereinheit 10 oder die CPU 2 zu einer ge­ gebenen Zeit den Videospeicher 13 benutzen kann. Die Steuereinheit 10 braucht während der aktiven Videointervalle ständig Zugriff zum Videospeicher 13, um das Videobild auf dem Videowiedergabemonitor beizu­ behalten. Die Datenrate, die für das Videobild während eines aktiven Videointervalls benötigt wird, ist durch den Arbeitsmodus des Video-Untersystems bestimmt.

Das Video-Untersystem ist in der Lage, in vielen verschiedenen Modi zu arbeiten, z. B. in alphanumeri­ schen- und grafischen Modi mit unterschiedlichen Zeichen- und Bildpunktauflösungen. So kann das Video-Untersystem z. B. 640 Bildpunkte horizontal mal 200 Zeilen vertikal mit 16 Farben oder 640 Bildpunkten horizontal mal 200 Zeilen vertikal mit zwei Farben darstellen. Diese stellen zwei der vielen Arbeitsmodi des Video-Untersystems dar und haben verschiedene Anforderungen an die Datenrate der Bildwiedergabe.

Der Arbiter 11 stellt die erforderliche Bilddatenrate fest und stellt die Speicherzyklus- Arbitrierung entsprechend darauf ein. Der Arbiter 11 paßt außerdem die Arbitrierung während der Zeiten an, in denen die Horizontal- und Vertikal Freischalt-(ENABLE) Signale inaktiv sind, um der CPU alle zur Verfügung stehenden Zyklen (außer für den Speichererneuerungszyklus) des Videospeichers 13 zu geben. Das Ändern der Arbitrierung während der Nichtwiedergabeperioden sowie während der Rückführungs­ intervalle statt nur, wie früher, allein während der Dauer der Rückführungsintervalle, erlaubt der CPU eine größere Videospeicher-Bandbreite 13, solange die Rückführungsintervalle innerhalb der Nichtwieder­ gabeintervalle liegen.

Die Fig. 2 und 3 geben ein genaueres Blockdiagramm des Arbiters 11 wieder. Fig. 2 zeigt die Arbitrierungs- und Speicherzyklus-Erzeugungslogik, während Fig. 3 die CPU-Schnittstelle und die Steue­ rungslogik für die Datenverriegelung wiedergibt. Bezug­ nehmend auf Fig. 2 besteht der VGA-Arbiter aus den beiden Hauptteilen 3 und 4. Der erste ist der "aktive Bildzeitarbiter (ASTA)", der Speicherzyklen gemäß den Anforderungen für die aktive Bildwiedergabe zuordnet. Die Blöcke 22, 23 und 24 in Fig. 2 umfassen diesen Teil. Block 22 ist der Hochgeschwindigkeitsarbiter, ein Arbitertyp mit fester Geschwindigkeit der in Videomodi benutzt wird, die eine hohe Bilddatenrate erfordern. Block 23 ist der Niedergeschwindigkeitsarbiter, in Form eines einfachen SR-Verriegelers, welcher einen Arbitertyp nach dem Prinzip Anforderung/Bestätigung darstellt. Block 24 ist der Vielfachschalter (Multiplexer), der den Arbiter für die Zuordnung von Speicherzyklen auswählt. Der MUX wird durch ein Auswahlsignal gesteuert, welches durch eine Logik erzeugt wird, die den Videoarbeitsmodus überwacht, um festzustellen, ob eine Arbitrierung mit hoher oder niedriger Geschwindigkeit geeignet ist.

Der Ausgang des ASTA wird dem Arbiter für die "aktive/ inaktive Bildschirmzeit" (AISTA) zugeführt. Dieser Teil überwacht die horizontalen und vertikalen Bildwieder­ gabeintervalle, Block 25. Wenn der Bildschirm aktiv ist, oder wenn eine Speicherauffrischung stattfindet, Block 26, dann wird der Ausgang des ASTA durch Schalt­ glied (Block) 27 dem Speicherzyklus-Zuordnungs­ verriegeler, Block 28, zugeführt. Ansonsten wird der Speicherzyklus als für die CPU verfügbar gekennzeich­ net. Viele der Signalformen und der zeitlichen Zusam­ menhänge sind in den Fig. 7A, 7B und 7C wiedergege­ ben. Verwiesen wird auch auf die Fig. 8A und 8B, die Signalformen und zeitliche Zusammenhänge während der Hochgeschwindigkeits-Arbiterzyklen (Hochgeschwin­ digkeitsmodus) für das CPU Lesen bzw. CPU Schreiben wiedergeben. Andere Signalformen, die für den Modus mit langsamer Geschwindigkeit von Interesse sind, sind in Fig. 9A für die CPU Leseoperation und in Fig. 9B für die CPU Schreiboperation dargestellt.

Das Signal ARBITER AUSGANG auf Leitung 219 Fig. 2 wird durch ein D-Flip-Flop 28 erzeugt, welches durch ein Signal ZUORDNUNGS TAKT auf Leitung 404 getaktet wird. Die Dateneingabe für DFF 28 ist das Signal NÄCHSTER ARBITER STATUS auf Leitung 218. Das Signal NÄCHSTER ARBITER STATUS auf Leitung 218 gibt das Signal AKTIVER BILDSCHIRM ARBITER AUSGANG auf Leitung 210 wieder, wenn das Signal HORIZONTALE WIEDERGABE FREISCHALTUNG auf Leitung 113.3 und das Signal VERTIKALE WIEDERGABE FREISCHALTUNG auf Leitung 113.4 aktiv sind, oder wenn das Signal SPEICHER AUFFRISCHUNG auf Leitung 113.5 aktiv ist. UND-Schaltkreis 25, ODER-Schaltkreis 26 und UND-Schaltkreis 27 führen diese Funktion aus. Das Signal HORIZONTALE WIEDERGABE FREISCHALTUNG auf Leitung 113.3 und das Signal VERTIKALE WIEDERGABE FREISCHALTUNG auf Leitung 113.4 sind üblicherweise in einer Steckkar­ te zur Verfügung gestellt, so z. B. in der zuvor erwähn­ ten Erweiterten Grafik Steckkarte. Das Signal SPEICHER AUFFRISCHUNG auf Leitung 113.5 hat die gleiche Frequenz wie das Signal HORIZONTALE WIEDERGABE FREISCHALTUNG 113.3 und ist ein positiver Logikimpuls mit einer Länge von 3 oder 5 Zeichenzeiten und erscheint eine Zeichen­ zeit nachdem das Signal HORIZONTALE WIEDERGABE FREI­ SCHALTUNG 113.3 vom logischen Pegel 1 zum logischen Pegel 0 geht. Das Signal AKTIVER BILDSCHIRM ARBITER AUSGANG auf Leitung 210 wird dann benutzt, wenn der CRT-Bildschirm in einem aktiven Wiedergabeintervall ist. Das Signal AKTIVER BILDSCHIRM ARBITER AUSGANG auf Leitung 210 wird die Ausgabe 208 des Hochgeschwindigkeitsarbiter 22 oder die Ausgabe 209 des Niedergeschwindigkeitsarbiter 23 in Abhängigkeit des Zustands des Multiplexer 24 Steuersignals FREIER ARBITER auf Leitung 212 des Taktgenerators 20 wiederge­ ben. Der Taktgenerator 20 stellt die Datenratenanforde­ rungen des ausgewählten Videomodus fest und bestimmt automatisch, ob der Hochgeschwindigkeitsarbiter 22 oder der Niedergeschwindigkeitsarbiter 23 für die Speicher­ zyklusanordnung in Frage kommt.

Der Niedergeschwindigkeitsarbiter 23 ist ein einfacher Setzen-Rücksetzen(S-R7)-Verriegeler, welcher als ein Arbitertyp nach dem Prinzip Anforderung/Bestätigung arbeitet. Die Anforderung oder S-Eingabe ist das Signal- ZYKLUS ANFORDERUNG auf Leitung 211, welches durch den Taktgenerator 20 erzeugt wurde. Die Bestätigung oder R-Eingabe ist das Signal CRT-VERRIEGELUNG auf Leitung 220. Das Signal CRT-VERRIEGELUNG auf Leitung 220 wird in Fig. 1C als ein Steuersignal (Strobe) für die Datenverriegelung benutzt, die die Daten des Videospeichers 13 verriegelt.

Der Hochgeschwindigkeitsarbiter 22 ist ein Arbitertyp nach dem Zuordnungsprinzip, dessen logischer Aufbau in Fig. 5 wiedergegeben ist. In Fig. 5 besteht der Hochgeschwindigkeitsarbiter 22 aus einem Binärzähler 55, einem D-Flip-Flop 57 und den NAND Schaltgliedern 56 und 58. Das Signal ARBITER TAKT auf Leitung 206 wird durch den Speicherzyklus-Generator 21 erzeugt und wird für die Taktung des Binärzählers 55 verwendet. Das NAND Schaltglied 56 erzeugt das Signal des Hochgeschwin­ sigkeitsarbiter 22 Ausgangs auf der Leitung 208. Das NAND Schaltglied 56 setzt das Signal HOCHGESCHWINDIGKEITS ARBITER AUSGANG 208 immer dann auf den logischen Pegel 0 (CPU Zyklus), wenn der binäre Zählstand im Zähler 55 gleich fünf ist. Das NAND Schaltglied 58 fährt das Signal-ERZWINGUNG (FORCE) 7 auf Leitung 207 immer im unteren Pegel, wenn das binäre Zählen im Zähler 55 gleich sechs ist. Das Signal- ERZWINGUNG 7 auf Leitung 207 wird für das erneute Synchronisieren des Speicherzyklus-Generators 21 nach jedem achten Speicherzyklus in den Videomodi benutzt, welche neun Eingabetaktperioden für jede Zeichenposition auf dem Bildschirm benutzen, wie in den Fig. 7B und 7C erkennbar ist. In den Videomodi, die acht Eingabetaktperioden für jedes Zeichen benutzen, wie in Fig. 7 dargestellt, wird dieses Signal ignoriert. Der D-Flip-Flop (DFF) 57 sorgt für die Rauschunempfind­ lichkeit des Signals PHASEN KORREKTUR auf Leitung 221, welches den Binärzähler auf den Anfang einer horizonta­ len Abtastzeile synchronisiert.

Der Speicherzyklus-Generator 21 erzeugt die Steuerungs­ signale für den Videospeicher 13 (siehe Fig. 2), genauso wie er Taktsignale für den Hochgeschwindigkeitsarbiter 22 und den Arbiter-Aus­ gangs-Flip-Flop (DFF) 28 erzeugt. Fig. 4 veranschau­ licht den logischen Aufbau des Speicherzyklus-Genera­ tors 21. Die D-Flip-Flops (DFF) 43, 44, 45 und 49 bilden ein Schieberegister, dessen Ausgang über die Leitung 400 zu dessen Eingang zurückgeführt ist. Das RAS-Signal auf Leitung 110.1, das MUX-Signal auf Leitung 204 und das CAS-Signal auf Leitung 110.2 sind aktive hohe Impulse, die in jeder Takteingabe-Periode jeweils phasengleich verschoben werden. Das RAS-Signal auf Leitung 110.1 und das CAS-Signal auf Leitung 110.2 werden über den Speichersteuerungs-Bus 110 der Fig. 1 angelegt. Der UND-ODER-Block 48 wird dazu benutzt, den Rückkoplungszyklus des Schieberegisters auf sieben (7) Eingabe-Takte einzustellen, indem während der ersten Hälfte des Rückkopplungszyklus der Ausgang der dritten Flip-Flop-Stufe (DFF 45) ausgewählt wird und während der zweiten Hälfte des Rückkopplungszyklus die zweite Flip-Flop-Stufe (DFF 44). Der UND-Schaltkreis 46 und der ODER-Schaltkreis 47 dienen dazu, den Rückkopplungszyklus auf acht Eingabetakte innerhalb der Modi einzustellen, die neun Taktperioden für eine einzelne Zeichen-Position auf dem CRT-Bildschirm benutzen. Das M9-Signal auf Leitung 410 ist ein Einzel- Bit-Ausgang eines mit Software programmierbaren Registers, welches der Video-Hardware mitteilt, das Zeichenfeld 9 Takte lang zu machen. Das Signal -ERZWINGUNG 7 auf Leitung 207 wird durch den Hochge­ schwindigkeitsarbiter 22 erzeugt und erzwingt einen 7 Takte-Rückkopplungszyklus für jeweils acht Rückkopplungszyklen. Dies wird getan, um die erzeugten Speicherzyklen und den Hochgeschwindigkeitsarbiter 22 mit dem S/L-Signal auf Leitung 118 wieder auszurichten, welches die Video-Ausgangsschieberegister 17 überwacht (siehe Fig. 1C).

Das Signal-PHASEN KORREKTUR auf Leitung 221 wird für die Synchronisation der Speicherzyklus-Erzeugungslogik und des Hochgeschwindigkeitsarbiters 22 auf den Anfang einer horizontalen Abtastzeile auf dem CRT-Bildschirm benutzt. Der UND-Schaltkreis 54 erlaubt dem Signal -PHASEN KORREKTUR auf Leitung 221 das Speicherzyklus- Verschieberegister vor dem Aufsetzen eines neuen Zyklus zu schützen, indem es die Rückkopplungsschleife auf Leitung 400 unterbricht. Das Speicherzyklus-Schiebe­ register ist untätig (alle DFFs zurückgesetzt), solange das Signal -PHASEN KORREKTUR auf Leitung 221 aktiv ist.

Das -SYNC2 Signal auf Leitung 113.2 wird durch die Steuereinheit 10 erzeugt, siehe Fig. 1C, und zeigt die Zeichenposition an kurz bevor die horizontale Abtastzeile startet. Das ATRS/L-Signal auf Leitung 120 ist ein Signal, welches für die Steuerung der Daten innerhalb der Attributsteuereinheit 18 (siehe Fig. 1C) benutzt wird. Das zeitliche Verhalten des Signals -PHASEN KORREKTUR auf Leitung 221 wird genauestens durch den NOR-Schaltkreis 50, JK-Flip-Flop 51 und ODER- Schaltkreis 53 gesteuert; dieses Signal ist vom ATRS/-L-Signal auf Leitung 120 und vom -SYNC2-Signal auf Leitung 113.2 abgeleitet. Eine genaue Phasensteue­ rung des Signals -PHASEN KORREKTUR auf Leitung 221 macht gegen Schwankungen der Signalverzögerungen bei der Übertragung von Chip zu Chip unempfindlich, welche im Produktionsprozeß der integrierten Schaltkreise unvermeidlich sind.

Im Anfangszustand der Steuerungslogik, bei dem -SYNC2-Signal auf Leitung 113.2 den hohen Pegel ein­ nimmt, ist JK-Flip-Flop 51 zurückgesetzt (Signal auf Leitung 407 niederer Pegel) und das Signal -PHASEN KORREKTUR auf Leitung 221 ist im hohen Pegel. Wenn das -SYNC2-Signal auf Leitung 113.2 in den niederen Pegel geht, zieht der ODER-Schaltkreis 53 das Signal -PHASEN KORREKTUR auf Leitung 221 zum niederen Pegel, wenn das Speicherzyklus-Schieberegister in die zweite Zyklus­ hälfte der Operation eintritt (dies wird durch das RAS-Signal auf Leitung 110.1 im niederen Pegel angezeigt). Da das Signal -PHASEN KORREKTUR auf Leitung 221 in aktivem Zustand ist, kann das Speicherzyklus-Schieberegister den gerade anliegenden Speicherzyklus beenden, aber es hat keine Erlaubnis, einen neuen zu beginnen. Der Schaltkreis wird in diesem Zustand so lange verbleiben bis das ATRS/-L-Signal auf Leitung 120 in den niederen Pegel geht, womit zusammen mit einem niederen Pegel das -SYNC2-Signal auf Leitung 113.2 angezeigt wird, daß die CRT horizontale Abtastzeile mit dem nächsten Taktzyklus beginnt. An diesem Punkt geht der Ausgang 406 des NOR-Schaltkreises in den hohen Pegel und der Ausgang 407 des JK-Flip- Flops 51 wird beim nächsten Signal TAKT auf Leitung 201 in den hohen Pegel gehen, um das Signal -PHASEN KORREKTUR auf Leitung 221 inaktiv zu setzen. Der Schaltkreis wird in diesem Zustand verbleiben bis das -SYNC2-Signal auf Leitung 113.2 in den hohen Pegel geht, wodurch das Signal -PHASEN KORREKTUR auf Leitung 221 inaktiv gehalten und der JK-Flip-Flop 51 zurückge­ setzt wird.

Die interne Arbeitsweise des Taktgenerators 20 ist in Fig. 6 dargestellt. Ein Mastertaktsignal auf Leitung 201 treibt den T-Flip-Flop (TFF) 61 und einen der Eingänge des MUX-Blocks 60. Der T-Flip-Flop 61 teilt die Mastertaktfrequenz 201 durch zwei und stellt das Ergebnis dem anderen Eingang des MUX 60 über die Leitung 600 zur Verfügung. Das Signal PUNKTE RATE auf Leitung 602 ist ein Einzel-Bit-Ausgang eines Software programmierbaren Registers, welches dem Taktgenerator die Taktfrequenz mitteilt, die er für die Video-Punktrate benutzen soll.

Der Ausgang des MUX-Blocks 60 wird zum Signal PUNKTE TAKT auf Leitung 601. Das Signal PUNKTE TAKT auf Leitung 601 wird als Takt für einen Schieberegister- Schaltkreis benutzt, der aus Schieberegister-Block 63 und D-Flip-Flop (DFF) 65 besteht. Dieses Schieberegi­ ster arbeitet in der gleichen Art und Weise wie das Schieberegister im Speicherzyklus-Generator 21, Fig. 4. Der UND-Schaltkreis 62 liefert die Rückkopplung für die Schieberegister-Schleife. Das Schieberegister wird eine Zyskluslänge von acht oder neun PUNKTE TAKTen auf Leitung 601 haben, abhängig vom M9-Signalzustand auf Leitung 410. Wenn M9 auf Leitung 410 den logischen Wert 1 hat, (9-Punktemodus ausgewählt), fügt der D-Flip-Flop 65 eine zusätzliche Periode des PUNKTE TAKTs innerhalb der zweiten Hälfte des Schieberegister-Rückkopplungszyklus über die Leitung 601 ein. Das Signal -ZEICHEN TAKT auf Leitung 119 ist der Takt, der zum Takten der Steuereinheit 10 aus Fig. 1C dient. Signale auf den Leitungen 607, 608, 609 und 610 (im 9-Punkte-Modus) werden alle wie Signale -ZEICHEN TAKT auf Leitung 119 aussehen, aber jeweils um einen PUNKTE TAKT phasenverschoben sein (Leitung 601).

Das ATRS/-L-Signal auf Leitung 120 wird von der Attri­ butsteuereinheit 18 in Fig. 1C benutzt und durch den NAND-Block 64 erzeugt. Das Signal -ZEICHEN TAKT auf Leitung 119 und die Signale 609 und 610 bilden die Eingänge für den NAND-Block 64. Das zeitliche Verhalten des ATRS/-L-Signal auf Leitung 120 ist in den Fig. 7A, 7B und 7C wiedergegeben. Das Signal -ZYKLUS ANFORDERUNG auf Leitung 211 wird dazu benutzt, dem Niedergeschwindigkeitsarbiter 23 mitzuteilen, daß ein CRT-Speicherzyklus durchgeführt werden muß. Das Signal -ZYKLUS ANFORDERUNG auf Leitung 211 wird durch den NAND-Block 68 erzeugt. Der Ausgang des ODER-Schalt­ kreises 68 (Signal auf Leitung 212) dient als Frei­ schaltung für das Signal -ZYKLUS ANFORDERUNG. Das Signal -ZYKLUS ANFORDERUNG auf Leitung 211 wird dann erzeugt, wenn das Signal FREIER ARBITER auf Leitung 212 aktiv ist, d. h. wenn die ausgewählte Frequenz PUNKT TAKT (Leitung 601) der durch die dividierte Mastertakt ist, oder wenn die Schieberegister 17 in Fig. 1C für Mehrfach-Schieberegister programmiert sind, wie es durch das Signal auf Leitung 615 mit logischem Wert 1 ange­ zeigt wird.

Mehrfach-Schiebebetrieb bedeutet, daß die Daten des Videospeichers 13 nicht in jedem Zyklus des Signals -ZEICHEN TAKT auf Leitung 119 die CRT-Verriegler (Fig. 1C) angesteuert werden müssen. Zur Verfügung stehende Modi verriegeln die Daten des Videospeichers 13 jeden zweiten oder vierten Zyklus des -ZEICHEN TAKTs 119. Signale auf den Leitungen 618 und 619 werden in den Mehrfachschiebebetrieb als sekundäre Freischal­ tungssignale benutzt, die eine Aktivierung der -ZYKLUS ANFORDERUNG (Leitung 211) in jedem zweiten oder vierten Zyklus des Signals -ZEICHEN TAKT auf Leitung 119 erlauben. Der UND-ODER-Block 66 erzeugt auf der Leitung 612 ein Signal, welches das endgültige Ausgangssignal des NAND-Blocks 67 ist. Das Signal auf Leitung 612 wird immer dann erzeugt, wenn der Zyklus -ZEICHEN TAKT (Leitung 119) in einer von beiden Positionen des PUNKT TAKTs (Leitung 601) ist. Welche Position des PUNKT TAKTs benutzt wird, hängt davon ab, ob die Frequenz des PUNKT TAKTs gleich dem Signal TAKT auf Leitung 201 ist, oder ob das Signal TAKT auf Leitung 201 durch zwei dividiert wurde. Das Signal PUNKTE RATE auf Leitung 602 wählt den UND-Anteil des UND/-ODER-Blocks 66 aus, der für die Auswahl der Position PUNKT TAKT verantwortlich ist.

In den Modi, in denen das Signal PUNKT TAKT auf Leitung 601 die gleiche Frequenz hat wie das Signal TAKT auf Leitung 201, ist das Signal auf Leitung 612 das logi­ sche UND des Signals -ZEICHEN TAKT auf Leitung 119 und des Signals auf der Leitung 607. In den Modi, in denen PUNKT TAKT 601 die halbe Frequenz des TAKTs 201 hat, ist das Signal auf Leitung 612 das logische UND der Signale auf den Leitungen 608 und 609.

Der Grund für die Variation der Position des Signals 612 und demzufolge der ZYKLUS ANFORDERUNG auf Leitung 211 bei den hohen und niederen Punkte-Raten liegt in der Position der zugeordneten CRT-Speicherzyklen, so daß es zwei oder mehrere verfügbare Speicherzyklen für die CPU innerhalb jedes CRT-Zyklus gibt. Dies verhindert, daß sich CRT-Zyklen ansammeln und der CPU aufge­ zwungen wird, zu jeder gegebenen Zeit auf einen verfüg­ baren Speicherzyklus länger zu warten.

Das S/-L-Signal auf Leitung 118 steuert das Laden und Verschieben des Video-Schieberegisters 17 der Fig. 1C. Das S/-L-118 Signal auf Leitung 118 wird durch den NAND-Block 74 erzeugt und verwendet das ATRS/-L-Signal auf Leitung 120 als einen seiner Eingänge. Die anderen beiden Eingänge sind Signale auf den Leitungen 618 und 619, die als Freigabesignale dienen und es erlauben, daß S/-L-Signale auf Leitung 118 als ATRS/-L-Signale auf Leitung 120 jeweils bei jedem ersten, zweiten oder vierten Zyklus ZEICHEN TAKT (119) erscheinen. Signale auf den Leitungen 618 und 619 werden durch T-Flip-Flops (TFF) 72 und 73 erzeugt, die als Zwei-Bit-Wellenzähler (ripple counter) ausgebildet sind und durch das Signal auf der Leitung 608 getaktet werden. Das Signal auf der Leitung 608 wird so ausgewählt, daß den Ausgängen der Flip-Flops Zeit zur Stabilisierung gegeben wird, ehe sich das ATRS/-L-Signal auf Leitung 120 ändert. Der ODER-Schaltkreis 69, UND-Schaltkreis 70 und UND-Schaltkreis 71 werden zur Steuerung des Flip- Flop-Betriebs benutzt. Wenn das -SYNC1-Signal auf Leitung 113.1 im unteren Pegel ist, werden die Flip- Flops zurückgesetzt gehalten und das S/-L-Signal auf Leitung 118 sieht identisch wie das ATRS/-L-Signal auf Leitung 120 aus. Das -SYNC1-Signal auf Leitung 113.1 wird durch die CRT-Steuereinheit 10 in Fig. 1C erzeugt und synchronisiert die Zwei-Bit-Zähler auf den Anfang der horizontalen Abtast-Zeile auf dem Bildschirm. -SYNC1-Signal 113.1 ist ähnlich dem Signal HORIZONTALE WIEDERGABE FREISCHALTUNG auf Leitung 113.3. Wenn das -SYNC1-Signal auf Leitung 113.1 im hohen Pegel ist, steuern das SL2-Signal auf Leitung 604 und SL4-Signal auf Leitung 605 die Flip-Flops 72 und 73. Das SL2-Signal auf Leitung 604 und SL4-Signal auf Leitung 605 sind Einzel-Bit-Ausgänge eines Software program­ mierbaren Registers. Wenn das SL2-Signal auf Leitung 604 den logischen Wert 1 hat, dann ist es dem Flip-Flop 72 erlaubt, zusammen mit dem Signal auf Leitung 608 umzuschalten, was zu Folge hat, daß das S/-L-Signal auf Leitung 118 jeweils während jedes zweiten Signals- ZEICHEN TAKT auf Leitung 119 erscheint. Wenn das SL4-Signal auf Leitung 605 logisch 1 ist, dann ist es beiden Flip Flops 72 und 73 erlaubt umzuschalten, was zur Folge hat, daß das S/-L-Signal auf Leitung 118 jeweils während jedes vierten Zyklus -ZEICHEN TAKT (Leitung 119) erscheint.

Fig. 3 zeigt die Logik, die den Steuerungsteil des Speicherzyklusarbiters 11 für die Verriegelungsschnitt­ stellen ausmacht. Das Signal CRT-VERRIEGELUNG auf Leitung 111 wird durch den NAND-Block 32 erzeugt, dessen Eingänge MUX auf Leitung 204 und ein Signal auf Leitung 301 sind, welches der Ausgang des Schieberegisters 30 ist. Das MUX-Signal auf Leitung 204 steuert die Gestalt und das zeitliche Verhalten des Signals CRT-VERRIEGELUNG auf Leitung 111, während das Signal auf Leitung 301 ein Freischaltesignal ist, welches vom Signal ARBITER AUSGANG auf Leitung 210 abgeleitet und um drei Taktperioden (Leitung (201) verzögert ist. In einer ähnlichen Art und Weise wird das Signal CPU-VERRIEGELUNG auf Leitung 112 durch den NAND-Block 33 erzeugt. Die Eingänge des NAND-Blocks 33 werden durch das MUX-Signal auf Leitung 204 und das Signal auf Leitung 301 gesperrt sowie vom Signal -CPU-LESEN auf Leitung 106 und dem Signal auf Leitung 304. Das Signal -CPU-LESEN auf Leitung 106 ist ein Steuerungssignal von der CPU 2, das anzeigt, daß die CPU 2 aus dem Videospeicher 13 lesen will. Das Signal auf Leitung 304 ist der Ausgang des D-Flip-Flops 36 und zeigt an, daß der aktuelle Videospeicher-Zyklus 13 tatsächlich gerade von der CPU benutzt wird. Das CPU/CRT-Signal auf Leitung 109, welches in der Fig. 1C für die Steuerung des MUX-Blocks 12 benötigt wird, wird durch den NAND-Block 43 erzeugt.

Wenn der aktuelle Speicherzyklus der CPU zugeteilt ist (ARBITER AUSGANG auf Leitung 219 im oberen Pegel) und wenn die CPU den Zyklus tatsächlich benutzt (Signal auf Leitung 303 im oberen Pegel), dann wird das CPU/CRT-Signal auf Leitung 109 im unteren Pegel sein, um den CPU-Adreßeingang des MUX-Blocks 12 auszuwählen. Das WE-Signal auf Leitung 110.3 ist ein Steuerungssi­ gnal zum Videospeicher 13 welches eine Schreiboperation anzeigt. Das WE-Signal auf Leitung 110.3 wird durch den UND-Schaltkreis 37 erzeugt, dessen Eingänge ein Signal auf Leitung 304, ein Signal -CPU-SCHREIBEN auf Leitung 107 und das Signal auf Leitung 301 sind, die alle Freigabesignale sind, und ein Signal auf Leitung 300, welches die Gestalt und das zeitliche Verhalten des WE-Signals auf Leitung 110.3 steuert. Signale auf den Leitungen 301 und 304 sind wie oben beschrieben, während das Signal -CPU-SCHREIBEN auf Leitung 107 ein Steuerungssignal der CPU ist, welches anzeigt, daß die CPU in den Videospeicher 13 schreiben möchte. Das Signal auf Leitung 300 ist die logische ODER-Verknüpfung des MUX-Signals mit dem RAS-Signal auf Leitung 110.3; vom Videospeicher 13 aus gesehen, wird Leitung 110.3 aktiv, wenn das RAS-Signal auf Leitung 110.1 steht und es wird um einen Taktzyklus (Leitung 201) vorher inaktiv, ehe das CAS-Signal auf Leitung 110.2 inaktiv wird. Dieses zeitliche Verhalten des WE-Signals auf Leitung 110.3 erfüllt die Spezifikation eines Videospeichers 13 mit dynamischen RAMs.

Das Signal BEREIT auf Leitung 108 wird durch den NAND- Block 41 wie erfolgt: im aktiven Zustand, in dem das Signal -CPU-LESEN auf Leitung 106 und das Signal -CPU-SCHREIBEN auf Leitung 107 inaktiv sind (im oberen Pegel) zieht der NAND-Block 42 das Signal auf Leitung 306 in den unteren Pegel, setzt die D-Flip- Flops 39 und 40 zurück und hält das Signal BEREIT auf Leitung 108 aktiv (im oberen Pegel). Wenn die CPU einen Videospeicher-13-Zyklus benötigt, in dem sie das Signal -CPU-LESEN auf Leitung 106 oder das Signal -CPU-SCHREIBEN auf Leitung 107 aktiviert, wird das Signal auf Leitung 306 in den hohen Pegel gehen und das Signal BEREIT auf Leitung 108 wird inaktiv werden (im unteren Pegel). Die CPU wird den momentanen Zustand des Signals -CPU-LESEN auf Leitung 106 und das Signal -CPU-SCHREIBEN auf Leitung 107 solange beibehalten, bis das Signal BEREIT auf Leitung 108 erneut in den oberen Pegel übergeht. Der logische Wert 1 des Signals 306 wird im D-Flip-Flop 35 durch das Signal auf Leitung 302 verriegelt, welches die UND-Verknüpfung des Signals ARBITER AUSGANG auf Leitung 219 und das Signal ARBITER TAKT auf Leitung 206 ist. Der UND-Schaltkreis 34 führt diese Funktion. Das Signal auf Leitung 302 ist ein Takt, der erscheint, wenn der nächste Zyklus des Videospeichers 13 der CPU zur Verfügung steht. Der Ausgang des D-Flip-Flops 35 wird dem D-Flip-Flop 36 als Daten zugeführt. Die Hinterflanke des CAS-Signals auf Leitung 110.2 zeigt das Ende des aktuellen Zyklus des Videospeichers an und wird dazu benutzt, diese Daten in den D-Flip-Flop 36 einzusteuern und bildet so das Signal auf Leitung 304, welches dann, mit seinem hohen Pegel anzeigt, daß der neue aktuelle Zyklus des Videospeichers 13 von der CPU benutzt wird. Der NAND-Block 38 benutzt Signale auf den Leitungen 304 und 301, um das RAS-Signal auf Leitung 110.1 als Takt für das D-Flip-Flop 39 freizuschalten. Die Hinterflanke des RAS-Signals auf Leitung 110.1 des CPU-Videospeicher- 13-Zyklus verriegelt einen logischen Wert 1 in den D- Flip-Flop 39. Das Signal auf Leitung 307 geht in den unteren Pegel, setzt den D-Flip-Flop zurück und das Signal 308 geht in den oberen Pegel. Die Hinterflanke des CAS-Signals 110.2 taktet den oberen Pegel des Signals 308 in den D-Flip-Flop 40, das Signal 309 in den unteren Pegel und das Signal BEREIT auf Leitung 108 in den oberen Pegel, womit es der CPU anzeigt, daß der Zyklus des Videospeichers 13 abgeschlossen ist. Die Hinterflanke des CAS-Signals auf Leitung 110.2 wird den niederen Pegel des Ausgangs des D-Flip-Flop 35 in den D-Flip-Flop 36 takten, wobei das Signal auf Leitung 304 in den unteren Pegel geht. Der Schaltkreis wird in diesem Zustand bleiben bis das Signal -CPU-LESEN auf Leitung 106 oder das Signal -CPU-SCHREIBEN auf Leitung 107 beide wieder im oberen Pegel sind. Zu diesem Zeitpunkt wird der NAND-Block 42 das Signal auf Leitung 306 wieder im unteren Pegel halten, die D-Flip-Flops 39 und 40 zurücksetzen und das Signal BEREIT auf Leitung 108 durch das NAND 41 im oberen Pegel halten. Der Schaltkreis wird in diesem Zustand bleiben bis die CPU erneut das Signal -CPU-LESEN auf Leitung 106 oder das Signal -CPU-SCHREIBEN auf Leitung 107 aktiviert. Damit überwacht der Videoarbiter den Status der Bildschirm­ wiedergabe, und wenn er feststellt, daß die Bild­ schirmwiedergabe nicht aktiv werden wird, wird die CPU freigeschaltet, um den Zyklus oder die Zyklen, in denen die Bildschirmwiedergabe nicht aktiv ist, für sich zu nehmen.

Claims (5)

1. Verfahren zur Wiedergabe von Daten auf einem Rasteranzeigegerät (1)
bei dem die Daten von einem angeschlossenen Rechner (2) in einen Videospeicher (13) übertragen werden,
und bei dem über eine Video-Steuerung (10) nach dem Anforderungs-/Bestätigungsprinzip auf den Videospeicher (13) zugegriffen werden kann,
dadurch gekennzeichnet, daß der Zugriff auf den Videospeicher (13) nur bei einer niederen Punktauflösung der darzustellenden Daten nach dem Anforderungs-/Bestätigungsprinzip durchgeführt wird, wobei die von der Videosteuerung (10) nicht benötigten Taktzyklen dem Rechner (2) zur Verfügung gestellt werden,
und daß der Zugriff auf den Videospeicher (13) bei einer hohen Punktauflösung der darzustellenden Daten während jeweils vorbestimmter Taktzyklen durchgeführt wird, die der Videosteuerung (10) und dem Rechner (2) zugeteilt werden.

2. Vorrichtung zur Durchführung des Verfahrens nach Patentanspruch 1 für die Wiedergabe von Daten auf einem Rasteranzeigegerät (1)
mit einem Videospeicher (13), in den die Daten von einem angeschlossenen Rechner (2) übertragbar sind,
sowie mit einer Videosteuerung (10), die nach dem Anforderungs-/Bestätigungsprinzip auf den Videospeicher (13) zugreifen kann,
dadurch gekennzeichnet,,
daß die Videosteuerung (10) die Darstellung verschiedener Punktauflösungen erlaubt,
und daß eine Arbitrierungsvorrichtung (11) vorgesehen ist,
die bei einer hohen Punktauflösung der Videosteuerung (10) und dem Rechner (2) den Zugriff auf den Videospeicher (13) während jeweils vorbestimmter Taktzyklen zuteilt,
und die bei einer niederen Punktauflösung der Videosteuerung (10) den Zugriff auf den Videospeicher (13) nach dem genannten Anforderungs-/Bestätigungsprinzip erlaubt und die von der Videosteuerung (10) nicht benötigten Taktzyklen dem Rechner (2) zur Verfügung stellt.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Arbitrierungsvorrichtung (11)
einen Hochgeschwindigkeitsarbiter (22) in der Form eines Zählers enthält, um die vorbestimmten Taktzyklen für den Zugriff der Videosteuerung (10) und des Rechners (2) auf den Videospeicher (13) festzulegen,
einen Niedergeschwindigkeitsarbiter (23) in der Form eines Verrieglers, um die Zugriffe nach dem Anforderungs-/Bestätigungsprinzip festzulegen,
sowie einen Multiplexer (24) der in Abhängigkeit von der Punktauflösung auswählt, ob der Hochgeschwindigkeits- oder der Niedergeschwindigkeitsarbiter (22, 23) den Zugriff auf den Videospeicher (13) erhält.

4. Vorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet,
daß die Arbitrierungsvorrichtung (11) Zustandssignale des Rasteranzeigegeräts (1) auswertet,
um Zugriffe des Rechners (2) während Taktzyklen zu erlauben, in denen keine Anzeige erfolgt.

5. Vorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Videosteuerung (10), die Arbitrierungsvorrichtung (11) und zumindest Teile des Videospeichers (13) auf einer Adapterkarte eines Personal Computers angeordnet sind.