DE3532484A1

DE3532484A1 - Anordnung zur modelldarstellung einer physikalischen elektrischen komponente in einer elektrischen logiksimulation

Info

Publication number: DE3532484A1
Application number: DE19853532484
Authority: DE
Inventors: Peter A. Sunnyvale Calif. Stoll
Original assignee: Daisy Systems Corp
Current assignee: Daisy Systems Corp
Priority date: 1984-09-17
Filing date: 1985-09-12
Publication date: 1986-03-27
Also published as: JPS6172365A; FR2570527A1; GB2173930B; GB8612548D0; GB2164768A; GB8520915D0; GB2164768B; GB2173930A; FR2570527B1

Description

PATENTANWÄLTE ZENZ & HELBER · D 4300 ESSEN 1 · AM RLIHRSTE.N 1 ■ TEL.. (02 01) 4126

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Daisy Systems Corporation 139 Kifer Court, Sunnyvale, Kalifornien 94086, V.St.A.

Anordnung zur Modelldarstellung einer physikalischen elektrischen Komponente in einer elektrischen Logiksimulation

Die Erfindung bezieht sich auf das Gebiet der Computer-unterstützten Konstruktion von Schaltungen und insbesondere auf die Implementierung eines physikalischen Teils in einen Simulationsalgorithmus.

Beim Entwurf bzw. der Konstruktion elektrischer Schaltungen ist es notwendig, die Schaltung vor deren Fabrikation zu testen. Früher wurde ein Schaltungsdesign durch "Brettschaltung" implementiert, jedoch hat sich dieses Verfahren für heutige Schaltungen, die mehrere hunderttausend Komponenten enthalten als unökonomisch und inpraktikabel erwiesen. Eine bekannte Methode zur Simulation solcher Schaltungen besteht im Computer-unterstützten Entwurf unter Verwendung eines Simulationsalgorithmus. Bei einem solchen System werden die Einzelelemente einer Schaltung durch Software simuliert und einer Wahrheitstabellenanalyse unterworfen.

Zahlreiche Computer und Systeme stehen heute für die Logiksimulation zur Verfügung. Illustrativ für diese verfügbaren Systeme ist das Computersystem zur Implementierung eines ereignisgesteuerten Simulationsalgorithmus gemäß DE-Patentanmeldung P 35 08 640.8. Bei diesem System sind drei Prozessoren, bestehend aus einer Auswerteeinheit, einer Zustandseinheit und einer Warteschlangeneinheit, miteinander verbunden und entwickeln den Algorithmus zur Durchführung der logischen Analyse an einer Schaltungskonstruktion. Häufig werden Schaltungen

entworfen, die vorgefertigte Standardkomponenten als Teil der Schaltung verwenden. In einem solchen Fall ist es unnötig, die interne Logik der Schaltungskomponente zu testen, es ist jedoch erwünscht, ihren Ausgang als Teil der entworfenen Schaltung zu testen. Es wäre möglich, die Komponente oder den Teil mittels Software zu simulieren; jedoch geben nicht alle Hersteller die internen Schaltungen der von ihnen hergestellten Teile bekannt. In diesem Falle ist es erwünscht, ein Verfahren verfügbar zu haben, um das physikalische Teil selbst als Bestandteil der Schaltungssimulation einzubeziehen.

Tm Stande der Technik gibt es Beispiele der physikalischen Modelldarstellung eines Teils in einem Testsystem. Beispiele hierfür sind: In "Microprocessor Testing - Method or Madness" von Douglas H. Smith in Digest of Papers, 1976, Symposium on Semiconductor Memory Testing, wird festgestellt, daß ein tatsächliches Bauteil anstelle eines Software-Algorithmus in einem Test verwendet werden kann. Ein zweiter Artikel mit der Bezeichnung "Testing Microprocessor Chips: A Large Scale Challenge", Electronic Packaging and Production, April 1945, SS 35-42 lehrt die Verwendung von physikalischen Bauelementen zur Erzeugung ihres eigenen Verhaltens in einer "Emulations-" Folge. Der Artikel gibt an, daß Ausgangszustände als Ergebnis von Eingabedaten während solcher Emulationen bestimmt werden. Der Autor empfiehlt den Test eines physikalischen Bauelementen oder Geräts als Teil seines vorgesehenen Gesamtsystems. Außerdem empfiehlt die Ausgabe vom April 1981 des Referenzhandbuchs für einen Sentry MASTR Modular Monitor (M3) Release 1.1 Programmierern eine Funktion des Monitors zur Konstruktion von Programmen zu verwenden, die progressiv ein Testmuster aufbauen, und zwar durch Anlegen von Testsignalen an einen Teil und durch Einbeziehung der Antwort des Teils in die Bestimmung nachfolgender Testsignale.

Nachteile der bekannten Systeme bestehen darin, daß sie in der Regel nicht in der Lage sind, rasch zu betreibende Teile oder nicht initiierbare Teile einzubeziehen. Es ist Aufgabe der vorliegenden Erfindung, diese, bekannten Systemen anhaftenden Probleme zu lösen.

Zu diesem Zweck wird ein Computer zur Implementierung eines ereignisgesteuerten Algrorithmus zur Verfugung gestellt, der eine integrierte Schaltung oder ein digitales System simuliert und die Fähigkeit besitzt, einen physikalischen Teil in die Simulation einzubeziehen· Die Erfindung umfaßt eine statische Karte, welche Teile akzeptiert, deren Zustand mit der Zeit keinen Abfall bzw. keine Änderung erfährt, eine dynamische Karte, welche Teile akzeptiert, die, um wirksam zu sein, mit einer Mindestgeschwindigkeit betrieben werden müssen, und einen Schleifenmodus derart, daß nicht initiierbare dynamische Teile zu Bestandteilen der Simulation gemacht werden können. Gemeinsam stellen diese Komponenten eine physikalische Modelldarstellungseinrichtung dar, welche eine Verbindung zum Adreßraum einer Auswerteeinheit eines bekannten Logiksimulators herstellt.

In der Zeichnung zeigen:

Fig. 1 ein Blockschaltbild der Gesamtarchitektur der Erfindung und ein Blockschaltbild eines in Verbindung mit der Erfindung verwendeten bekannten Logiksimulators;

Fig. 2 eine Kurvendarstellung zur Veranschaulichung des Verfahrens zur Vektorerzeugung;

Fig. 3 eine den Zustand einer Komponente bzw. eines Teils für verschiedene Eingabe- und Ausgabewerte zeigende Tabelle;

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Fig. 4 ein elektrisches Schaltbild eines Teils der dynamischen Kartenkanäle;

Fig. 5 ein elektrisches Schaltbild, das die Abtastdetektoren eines Teils der dynamischen Kartenkanäle veranschaulicht;

Fig. 6 ein Ablaufdiagramm zur Beschreibung der Arbeitsweise des Schleifenmodus;

Fig. 7 ein Ablaufdiagramm zur Darstellung der Arbeitsweise der dynamischen Karte;

Fig. 8 ein Blockdiagramm, das die statische Karte darstellt;

Fig. 9 ein Blockdiagramm der dynamischen Karte; und

Fig. 10 ein elektrisches Schaltbild eines einzelnen Kanals .

Im folgenden wird ein Logik-Simulations-Computer mit einer besonderen physikalischen Modelldarstellungseinrichtung für die Simulation von reelle Teile oder Komponenten enthaltenden Schaltungen beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details, wie spezielle Anzahlen von Leitungen usw. beschrieben, um die Erfindung besser erläutern zu können. Es ist jedoch klar, daß der Fachmann die Erfindung ohne diese speziellen Details realisieren kann. In anderen Fällen sind bekannte Schaltungen und Strukturen nicht im einzelnen gezeigt, um die Erfindung nicht unnötig zu belasten.

Um die Erfindung verständlich zu machen, ist es zweckmäßig,

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zunächst einen bekannten Logiksimulator zu beschreiben. Die Erfindung wird in Verbindung mit einem Simulator verwendet, der ähnlich diesem bekannten Simulator aufgebaut ist.

Der bekannte Simulator ist in Figur 1 oberhalb der Linie 15 veranschaulicht und ist Gegenstand der eingangs genannten älteren Patentanmeldung P 35 08 640.8. Beinahe identische Prozessoren, nämlich.die Warteschlangeneinheit 11, die Zustandseinheit 12 und die Auswerteeinheit 13, sind über unidirektionelle (in eine Richtung übertragende) Busse in der dargestellten Weise miteinander verbunden. Alle Einheiten sind über einen Bus 14 (in dem beschriebenen Ausführungsbeispiel ein von der Firma Intel gelieferter Mehrfachbus) verbunden und werden von einem Master-Computer 17 über eine Nebenschnittstelle 16 gesteuert. Die Warteschlangenheit (queue unit) 11 speichert die Ereignisse, welche den in diesem Logiksimulator verwendeten Algorithmus treiben, zusammen mit den Verzögerungszeiten für die simulierten Gates o.dgl. Die Zustandseinheit 12 zusammen mit ihrem Speicher enthält den Zustand zu einem speziellen Zeitpunkt für jedes der simulierten Elemente. Die Auswerteeinheit (evaluation unit) 13 speichert zusammen mit ihrem Speicher 19 die Verhaltenscharakteristiken der Komponenten in den simulierten Systemen, z.B. die Wahrheitstabellen für die einzelnen Gates. Die Warteschlangeneinheit 11, die Zustandseinheit 12 und die Auswerteeinheit 13 arbeiten gleichzeitig unter Verwendung eines Simulationsalgorithmus, der an eine Software-Modellschaltung angelegt wird.

Überblick über die erfindungsgemäße Einrichtung

In Figur 1 ist derjenige Teil, der unter der Linie 15 dargestellt ist, ein Blockdiagramm der vorliegenden Erfindung. Die physikalische Modellbildungseinrichtung 20 besteht aus einer statischen Karte 23 und einer dynamischen Karte 24. Der zu

simulierende Teil 25 ist mit einer Tochterplatte 21 verbunden, die ihrerseits mit der Einrichtung 2 0 verbunden ist und auf die nach Bedarf von der statischen Karte 23 oder der dynamischen Karte 24 eingewirkt wird. Die Einrichtung 20 ist über eine bidirektionalen (in zwei Richtungen übertragenden) Bus mit dem Speicherbus 29 der Auswerteeinheit 13 verbunden. Die statische Karte 23 wird verwendet, wenn der Zustand des Teils 25 sich mit der Zeit nicht ändert bzw. nicht abfällt. Wenn das Teil 25 zum Wirksamwerden mit einer hohen Geschwindigkeit betrieben werden muß, wird die dynamische Karte 2 4 verwendet.

Beschreibung der Eingabevektoren

Die Eingabevektoren sind die Stimuli, welche an das als Modell darzustellende Teil angelegt werden. Die Vektoren enthalten Informationen, welche das Teil in einer bestimmten Weise ansteuern, und jeder Stift eines Teils wird mit einer Folge von Eingabevektoren beaufschlagt. Diese Folge von Vektoren definiert den Simulationsablauf.

Die Funktion der Eingabevektoren bleibt die gleiche in den dynamischen oder statischen Moden. Jeder Eingabevektor wird in der in Figur 2 veranschaulichten Weise erzeugt. Jede Marke auf der Vektoränderungslinie 2 8 stellt einen neuen Vektor dar. Jede Änderung im Takt 26 erfordert einen neuen Vektor. Wie durch die Marken über der Linie 28 zu erkennen ist, sind die vom Takt erzeugten Vektoren periodisch. Immer wenn sich die Daten ändern, was durch die Datenkurve 2 7 veranschaulicht ist, wird ein neuer Vektor (Datenvektor) erzeugt. Die Datenvektoren, die durch die Marken an der Unterseite der Linie 28 dargestellt sind, sind nicht periodisch und können sowohl gleichzeitig mit oder zwischen den Taktimpulsen erzeugt werden. Aufgrund dieses Verfahrens ist die Frequenz der Vektorerzeu-

gung niemals kleiner als die niedrigste Taktimpulsfrequenz und ist häufig schneller. Sobald der Vektor erzeugt ist, wird er an das im Modell darzustellende Teil angelegt, und die Antwort dieses Teils auf den Vektor wird aufgezeichnet.

Beschreibung von Kanälen

Die dynamische Karte und die statische Karte bestehen aus einer Anzahl von Kanälen. Die Kanäle liefern Informationen an das Teil, und es gibt einen Kanal für jeden logisch aktiven Stift. Ein einzelner Kanal ist in Figur 10 dargestellt. (Der Buchstabe "a" wurde in Figur 10 dem Bezugszeichen gemäß den Figuren 4 und 5 hinzugefügt, um gleiche Elemente zu bezeichnen). Jeder Kanal benötigt 2 Bits, 45a und 46a, wobei das Bit 46a den Wert (niedrig oder hoch) enthält, mit dem das Teil angesteuert werden soll, und Bit 45 bestimmt, ob der Stift im Tri-State sein soll oder nicht. Nach Durchlaufen eines Tr i- -State-Treibers 43a durchläuft die Information einen Widerstand 42a. Dieser Widerstand erfüllt zwei Funktionen. Zunächst erlaubt er die Bestimmung einer kollidierenden Ansteuerung, wenn das Teil gleichzeitig sowohl treibt bzw. ansteuert als auch getrieben bzw. angesteuert wird. Die zweite Funktion besteht in der Verhinderung eines Schadens am Treiber und an dem Teil, wenn beide Komponenten treiben bzw. ansteuern. Die Information wird danach an den Stift über die Leitung 41a angelegt; mit der Leitung 41a ist eine Schleppspannung (tug voltage) 4 9a verbunden. Diese Verbindung ist schädlich für die Bestimmung des Tri-State-Betriebs. Eine Spannung zwischen dem niedrigen Spannungsschwellwert und dem hohen Spannungsschwellwert ergibt sich, wenn das Teil nicht treibt bzw. ansteuert und der Treiber getristated wird.

Eingabe/Ausgabe-Tabelle

Jeder Stift hat zwei Bit-Positionen, 0 und L, im Ausgabeabtastfeld. Das L-Bit ist 1, wenn die erfaßte Spannung höher als der niedrige Erfassungsschwellwert ist. Das O-Bit ist 1, wenn die erfaßte Spannung höher als der hohe Erfassungsschwellwert ist. Eine Kanaltabelle ist in Figur 3 dargestellt. Wenn die 0- und L-Bits bei einem niedrigen Wert, wie in Zeile 31, oder bei einem hohen Wert, wie in Zeile 33, übereinstimmen, gibt es ein gültiges Signal für den mit diesem Kanal verbundenen angezeigten Wert des Stifts. Wenn die Ausgangswerte nicht übereinstimmen, wie in Zeile 32, und der Eingabekanal für diesen Stift getristated wird, wie in den Spalten 35 und 36, ist der Stift im Tri-State. Die in Zeile 34 dargestellte Situation ist eine Unmöglichkeit, da der Stift nicht höher lesen kann als die höchste Erfassungsspannung und niedriger sein kann als die niedrigste Erfassungsspannung. Eine solche Situation zeigt eine Fehlfunktion möglicherweise im Detektor an. Wenn der Eingang für einen Kanal getrieben bzw. angesteuert ist und beide Ausgänge nicht übereinstimmen, so stimmt das Teil mit der Eingangsansteuerung nicht überein. Diese Kanaltabelle 30 ist identisch für die dynamische Karte und die statische Karte.

Beschreibung der statischen Karte

Wie in Figur 8 gezeigt, steht die statische Karte mit dem Datenbus 22 über eine Backplane-Bus-Umsetzeinheit 81 und einen Bus-Interface 82 in Verbindung. Die Backplane-Bus-Umsetzeinheit ermöglicht die Verwendung von mehr als einer statischen Karte bei einer Simulation sowie die Verwendung dynamischer Karten, wobei Informationen über einen Backplane-Bus 89 zu den zusätzlichen Karten laufen. Das Bus-Interface ist mit einer Steuerzustandsmaschine 83 über eine Mehrfachsignalleitung 131 und über eine Mehrfachsignalleitung 80 mit einer Kanaltreiber-

einheit 84 und einer Detektoreinheit 85 gekoppelt. Die Steuerzustandsmaschine 8 3 steuert die Lese- und Schreibzyklen für die Karte und ist über eine Mehrfachsignalleitung 132 sowohl mit der Kanaltreibereinheit 84 als auch mit der Detektoreinheit 85 verbunden. Die Kanaltreibereinheit 84 speichert und liefert danach den Ansteuerpegel für jeden Kanal auf der statischen Karte. (Ein Ausführungsbeispiel der statischen Karte enthält 156 Kanäle). Die Kanaltreibereinheit liefert Ansteuerpegel über eine Mehrsignalleitung 88 an eine Tochterkarte 87, welche die Teile bzw. Bauelemente hält. Die Kanaltreibereinheit ist genau in Figur 4 gezeigt. Die Detektoreinheit (genauer in Figur 5 gzeigt) erhält das Ausgangssignal von dem Teil bzw. Bauelement in der Tochterkarte 87 über die Mehrfachsignalleitung 88 und sendet die Informationen über die Leitung 80 zum Bus-Interface und eventuell zur Auswerteeinheit. Ein Referenzblock 86 ist über eine Leitung 133 mit der Kanaltreibereinheit 84 und der Detektoreinheit 85 verbunden und liefert die hohen und niedrigen Erfassungsspannungen zusammen mit der Betriebs- und Tug-Spannung.

Arbeitsweise der dynamischen Karte

Es gibt eine Gruppe von Komponenten, die nur wirksam arbeiten, wenn Sie mit einer Mindestgeschwindigkeit betrieben werden. Außerdem gibt es Teile, die den Nachteil haben, daß sie nicht initiierbar sind, wodurch ihr Ausgangssignal nicht wiederholbar wird. Die statische Karte allein reicht nicht aus, um diese Teile bzw. Komponenten als Teil einer Logiksimulation im Modell darzustellen. Die Konstruktionsmerkmale der dynamischen Karte machen es andererseits möglich, daß auch diese Teile in Simulationsabläufen benutzt werden.

Für Teile, welche bei einer hohen Geschwindigkeit betrieben werden müssen, deren Zustände jedoch initiisiert werden kön-

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nen, arbeitet die dynamische Karte in der in Figur 7 dargestellten Weise. Wie bei der statischen Karte werden Eingabevektoren einzeln aus der Auswerteeinheit gelesen, wie im Schritt 74 dargestellt ist.

Der erste Vektor wird gelesen und danach von der dynamischen Karte entsprechend Schritt 75 gespeichert. Beim Schritt 76 werden alle gespeicherten Vektoren an das Teil angelegt. An diesem Punkt wurde jedoch nur der erste Vektor von der dynamischen Karte gespeichert. Nach dem Anlegen des ersten Vektors an das Teil wird das Ausgangssignal des Teils im Schritt 77 abgetastet. Während des Schritts 78 prüft die dynamische Karte ihr Steuerregister, um festzustellen, ob es sich hierbei um den letzten an das Teil anzulegenden Vektor handelt. In diesem Falle ist die Antwort nein, und die Karte kehrt zum Schritt.74 zurück und liest den zweiten Vektor aus der Auswerteeinheit. Nach der Addition dieses Vektors im Speicher legt die dynamische Karte im Schritt 76 nicht nur den zweiten Vektor, sondern den ersten und den zweiten Vektor an das Teil an. Das Ausgangssignal des Teils nach dem Anlegen des zweiten Vektors wird im Schritt 7 7 abgetastet. Dieser Vorgang wiederholt sich für alle Vektoren 1 bis n. Sobald der n-te Vektor von der Auswerteeinheit gelesen und zu den zuvor gelesenen Vektoren addiert wird, liefert die dynamische Karte alle Vektoren 1 bis η an das Teil, tastet dessen Ausgangssignal nach Erhalt des η-ten Vektors im Schritt 77 ab und beendet die Simulation im Schritt 79, da ihr Steuerregister den η-ten Vektor als den Endvektor erkennt. Auf diese Weise können Teile, deren Zustände mit der Zeit abfallen oder sich ändern, in einer Logiksimulation verwendet werden. Durch Lesen aller Vektoren vom ersten Vektor bis zu dem zu der besonderen Zeit am Teil anstehenden Vektor fällt der Zustand des Teils zwischen den Vektoren nicht ab, bzw. er ändert sich nicht.

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Die dynamische Karte enthält einen ν χ 2 χ η RAM für Eingabevektoren, wobei η die Anzahl von durch die Karte ansteuerbaren logisch aktiven Stiften und ν die Anzahl von durch die Karte gehaltenen Vektoren darstellen. Die gesamte Folge von Vektoren wird im Adreßraum der Auswerteeinheit aufgezeichnet und kann in beliebiger Reihenfolge gelesen oder geschrieben werden. Ähnlich der statischen Karte hat die dynamische Karte einen Kanal für jeden logisch aktiven Stift.

Ein 24-Bit-Wort-Bereich auf der dynamischen Karte, der als Steuerregister bekannt ist, dient als Nur-Schreibe-Bereich, der unter mehreren alternativen Betriebsmoden auswählen kann, die einer dynamischen Karte zur Verfügung stehen, z.B. kollektives go, Benutzerabtastung (user strobe) und Schleifenmodus bzw. -betrieb.

Jedesmal wenn das Kollektiv-go-Wort eingeschrieben wird, werden Vektoren, beginnend mit der laufenden Startadresse und endend an dem als Endvektor für den speziellen Lesevorgang bezeichneten Vektor, angelegt. Da das Kollektiv-go-Wort an der Standardstelle für alle dynamischen Karten gefunden wird, können mehrere Karten synchronisiert werden, um Bauelemente anzusteuern, die mehr Kanalresourcen benötigen, als auf der einen Karte zur Verfügung stehen. Der Kollektiv-go-Betrieb ist inkompatibel mit dem Schleifenmodus, der weiter unten beschrieben werden wird.

Wenn das Benutzer-strobe-Bit des Steuerregisters aktiv ist, sind die Funktionen des Vektordurchlesens und der Ausgangsabtastung unter Benutzersteuerung. Während der Vektordurchlesung wird jeder neue Vektor an das Teil nur freigegeben, wenn ein externes Bereitsignal eingeht. In ähnlicher Weise wird das Ausgangssignal nur dann abgetastet, wenn ein Bereitsignal eingeht. Diese Betriebsweise wird angewandt, wenn ein Inter-

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face mit externen physikalischen Bauelementen mit langen Antwortzeiten besteht.

Wenn der Schleifenmodus aktiviert wird, läuft der Eingabevektor-RAM kontinuierlich vom Beginn zu einem durch ein inneres Schleifen-End-Bit definierten Punkt. Simulationsvektoren beginnen am Ende der inneren Schleife und laufen bis zum letzten Vektor. Der Ausgang wird abgetastet, und das Teil geht in die innere Schleife zurück. Dieser Betrieb ist zweckmäßig, um den Zustand von nicht-initiierbaren Bauelementen zu erhalten.

Beschreibung des Schleifenmodus

Der Schleifenmodus wird im folgenden anhand von Figur 6 erläutert. Der Schleifenmodus besteht aus einer inneren Schleife 61 und einer äußeren Schleife 63. Die innere Schleife 61 ist ein Satz von Vektoren, der vor der Simulation der gelesenen Vektoren geschrieben wird. Die innere Schleife 61 wird von dem Benutzer bzw. Anwender für das besondere im Modell darzustellende Teil geschaffen. Das Teil wird in der inneren Schleife 61 kontinuierlich zyklisch durchlaufen, bis die Simulationsvektoren anstehen. Die innere Schleife 61 ist so ausgebildet, daß der Zustand des Teils bei Beginn des Simulationsdurchlaufs stets der gleiche ist. Wenn das Signal für den Durchlauf der Simulationsvektoren gegeben wird, ist der Ausgang des Teils am Ende der inneren Schleife, und alle Vektoren in der äußeren Schleife 6 3 werden sodann an das Teil angelegt. Die äußere Schleife besteht aus don Simulationsvektoren 64 und Auffüllvektoren 66. Eingeschlossen in den 24-Bit-Wörtern, welche die letzten Kanäle der dynamischen Karte steuern, sind drei Bits, 0, I und S, welche die Operation des Schleifenmodus steuern. Das I-Bit definiert den Vektor, der das Endbit der inneren Schleife darstellt. Im Schleifenmodus werden Vektoren kontinuierlich an das Teil angelegt, beginnend an der Anfangsposition

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und endend an der Endbitposition der inneren Schleife. Das O-Bit definiert das Endbit der äußeren Schleife. Nach dem Lesen des das Endbit der äußeren Schleife enthaltenden Vektors kehrt die Karte in die innere Schleife zurück. Das S-Bit ist das Strobe- (Abtastimpuls-) Bit, und der Ausgang des als Modell darzustellenden oder zu bildenden Teils wird nach dem Vektor abgetastet, in welchem das S-Bit 1 ist. Die Vektoren bis zu und einschließlich dem das I-Bit enthaltenden Vektor ändern sich während des Schleifenmodus nicht; jedoch wird das S-Bit auf einen höheren Vektor nach jedem Simulationsdurchlauf bewegt. Um den Schleifenmodus wirksam zu machen, muß die äußere Schleife 63 jedesmal das Teil zum Initiierungszustand der inneren Schleife zurückbringen. Da der Zustand des Teils am Vektor n, welcher der Endvektor der Simulation ist, nicht mit diesem Zustand identisch sein muß, wird eine Folge von Auffüllvektoren, die nicht Bestandteil des Simulationsdurchlaufs sind, zur Rückstellung des Teils in den geeigneten Zustand benutzt. Das Auffüllen 6 6 wird vom Benutzer bzw. Anwender vor dem Simulationsdurchlauf bestimmt.

Generell können einige spezielle Auffüllsequenzen 66 benötigt werden. Die Auswerteeinheit wählt die für die Wiederherstellung des Anfangszustandes benötigte Auffüllfolge nach der Information aus der Simulation. Die benötigte Auffüllfolge wird unmittelbar nach dem Vektor mit dem S-Bit geschrieben, bevor die dynamische Karte den Befehl erhält, die innere Schleife zu verlassen.

Beschreibung der dynamischen Karte

Die Figuren 9a und 9b stellen ein Blockdiagramm der dynamischen Karte dar. Adressen und Daten laufen in die dynamische Karte über den Backplane-Bus ein, der als Adreßbus 103 und Datenbus 104 dargestellt ist. Das Bus-Interface 91 enthält

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auch Adreßverriegelungen (latches). Die Eingabevektoren laufen über den Datenbus 106 zum Vektor-RAM 94 der Figur 9b. Sobald jeder neue Vektor von der dynamischen Karte empfangen wird, wird er zu den bereits im Vektor-RAM 94 gespeicherten Vektoren addiert. Der Vektor-RAM 94 speichert die von der Auswerteeinheit aufgenommenen Vektoren und kann durch Adressen zugegriffen werden. Wenn ein go-Befehl eingeht, werden alle im RAM gespeicherten Vektoren an den Kanaltreiber 95 und danach in einem kontinuierlichen Strom an das in Simulation befindliche Teil angelegt. Im Schleifenmodus werden die die innere Schleife definierenden Vektoren kontinuierlich an den Kanaltreiber 9 5 angelegt. Steuerdaten laufen über den Bus 105 zur Steuerzustandsmaschine 93. Die Steuerzustandsmaschine steuert ähnlich ihrem Gegenpart auf der statischen Karte die Lese- und Schreibzyklen nach Benutzer- bzw. Anwendersteuerung und verarbeitet andere Steuerinformationen. Eingeschlossen in diese Informationen sind der Zustand des S-Bit 71, das I-Bit 72 und das O-Bit 73. Die Steuerdaten laufen über den Karten-Steuerbus 109 zum Vektor-RAM 94. Wie gezeigt ist, werden die Zustände von S, I und O-Bits der im Vektor-RAM 94 enthaltenen Information hinzuaddiert. Für jeden Vektor laufen zwei Informationsbits zur Kanaltreibereinheit 95 (in Figur 4 genauer gezeigt), und zwar die Tristate-Information über die Leitung 111 und Daten über die Leitung 112. Die Kanaltreibereinheit legt Vektoren an den in der Tochterkarte 96 enthaltenen, unter Simulation befindlichen bzw. im Modell darzustellenden Teil an. Der Zustand jedes Stifts läuft über Leitungen 113 zur Detektoreinheit 102 (genauer in Figur 5 gezeigt). Der Kanaltreiber 95 und die Detektoreinheit 102 erfüllen sowohl für die statische als auch für die dynamische Karte identische Funktionen. Für den Vektor, bei dem das S-Bit 1 ist, wird das Ausgangssignal des Teils aufgezeichnet und zum Bus-Interface über den Datenbus 106 zurückgeleitet. Wie bei der statischen Karte werden Versorgungs- und Referenzspannungen von einem Referenzblock 97

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geliefert. Informationen an dem Anfangsadreßregister sind im Anfangsadreßregisterblock 98 enthalten. Diese Informationen laufen über Leitung 119 zum Vektor-RAM 94, so daß unterschiedliche Vektoren als Anfangsvektor eines Simulationsdurchlaufs gewählt werden können. Auf diese Weise kann ein einziges Bauelement oder Teil für die Modelldarstellung an jedem der Plätze verwendet werden, wenn ein physikalisches Teil einigemale in einer Schaltung wiederholt wird. Wenn das Teil am ersten Platz der Modellbildung oder -darstellung unterworfen wird, beginnt der Vektordurchlauf am Vektor Null; wenn das Teil an einem anderen Punkte in der Schaltung erscheint, so bezeichnet das Anfangsadressenregister einen anderen Vektor als ersten Vektor im Durchlauf. Beim Betrieb in dieser Weise läßt sich die Gesamtzahl von für dieses besondere Teil zu durchlaufenden Vektoren reduzieren.

Ein Plattenadreßblock 92 ist mit verschiedenen Einheiten gekoppelt. Dieser Block vergleicht die Adresse der Buszyklen mit Adressen auf der Karte und erzeugt Auswahlsignale, wenn verschiedene Resourcen der Karte adressiert werden.

Kanaltreibereinheit

Die Kanaltreibereinheit ist in Figur 4 gezeigt. Der Eingabevektor geht auf dem Datenbus 40 in Figur 4 ein. Zwei Bits sind für jeden Kanal erforderlich, und die beiden Bits, welche Flipflop 44 auf den Leitungen 45 und 4 6 verlassen, werden durch Figuren 4 und 5 verfolgt. Das Bit auf der Leitung 45 gibt an, ob der Stifttreiber auf diesem Kanal in den Tri-State gesetzt werden soll oder nicht, während Bit 46 angibt, ob das Teil mit einem hohen oder niedrigen Pegel (high oder low) angesteuert werden soll. Nach dem Durchlauf durch den Tri- -State-Treiber 43 läuft die Information auf der Leitung 47 durch einen Widerstand 42. Der aus dem Widerstand 42 austre-

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tende Kanal 94 ist mit dem Widerstand 48 und der Tug-Spannung 4 9 verbunden. Schließlich ist der Kanal 94 über die Leitung 41 mit einem Stift und der Abtasteinheit verbunden, welch letztere in Figur 5 gezeigt ist.

Detektoreinheit

Die Abtasteinheit, dargestellt in Figur 5, bestimmt das Ausgangssignal des mit dem Kanal 9 4 verbundenen Stifts. Das Ausgangssignal des Stifts läuft über die Leitung 41 zum Teil 53. Wie dargestellt läuft das Ausgangssignal des Kanals 94 am Punkt B- und D- in den Vierfach-Differenzleitungsempfanger 53. Eine niedrige Referenzspannung 51 geht bei D+ und eine hohe Referenzspannung 52 bei B+ ein. Eine vom Teil 53 kommende Leitung 5 8 stellt das L-Bit und eine Leitung 57 das O-Bit dar. Das Ausgangssignal durchläuft das Flipflop 54 zu einem Datenbus 59, von wo es zur Auswerteeinheit zurückkehrt.

Wie oben gesagt, sind die Kanäle der statischen Karte und der dynamischen Karte identisch, mit der Ausnahme, daß bei der statischen Karte das Flipflop 54 fehlt. Wie jedoch in Figur 4 gezeigt ist, erhält die dynamische Karte auch Informationen betreffend das S-Bit auf der Leitung 71, das I-Bit auf der Leitung 72 und das O-Bit auf der Leitung 73. Wenn der Wert des S-Bit 1 ist, ist der jeweilige Vektor der Endvektor in diesem Durchlauf, und der Wert der Stifte soll am Ende des Vektors abgetastet werden. Wenn das I-Bit einen Wert von 1 hat, stellt dieser Vektor den Endvektor in der inneren Schleife dar. Wenn das O-Bit einen Wert von 1 hat, stellt dieser Vektor das Ende der äußeren Schleife dar. Wie in Figur 5 zu sehen ist, laufen die S, I und O-Bits über die Leitungen 71, 72 bzw. 73 durch das Flipflop 54 und auf den Datenbus 59, der zur Auswerteeinhedt zurückführt.

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Vorstehend wurde eine Anordnung beschrieben, die die Einbeziehung physikalischer Komponenten als Teil einer Konstruktionssimulation ermöglicht. Die besondere Struktur der Kanäle zusammen mit dem Schleifenmodus erlaubt die Modelldarstellung oder -bildung einer Vielzahl unterschiedlicher Teile bzw. Komponenten in einer äußerst wirksamen Weise.

Claims

PATENTANWÄLTE ZENZ & HELBER · D 4300 ESSEN 1 · AM RUHRoTEITJ 1 TCL.: (02 01) 4126 D 1 1 1 Daisy Systems Corporation' Patentansprüche

1. Anordnung zur Modelldarstellung einer physikalischen elektrischen Komponenten in einer elektrischen Logiksimulation, gekennzeichnet durch:

eine Verbindungsanordnung zur elektrischen Kopplung der Komponente (25) mit einem Logiksimulationscomputer,

eine Vielzahl von mit dem Computer und den Komponenten gekoppelten Kanälen (Figur 10) zum Anlegen von Datenvektoren an die Komponente, wobei die Datenvektoren Informationen zum Stimulieren der Komponente enthalten und die Kanäle Treibermittel (Fig. 4) zum Stimulieren der Komponente und eine Detektoreinrichtung (Fig. 5) zur Bestimmung des sich ergebenden Ausgangssignals der Komponente aufweisen,

einen Speicher zum Speichern der in die Kanäle und die Verbindungsanordnung eingekoppelten Datenvektoren und

eine Schleifeneinrichtung, welche die Vektoren kontinuierlich und zyklisch durch die Komponente leitet.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Treibermittel (Fig. 4) eine Vielzahl von die Vektoren speichernden Verriegelungsschaltungen aufweist, die mit einem Tri-State-Treiber (43) gekoppelt sind, und daß der Tri-State- -Treiber (43) über einen Widerstand (42) mit der Komponente, der Detektoreinrichtung (Fig. 5) und einer ersten Spannung gekoppelt ist, wobei der Widerstand einen zur Verhinderung schädlicher Rückkopplungsströme zu dem Tri-State-Treiber geeigneten Wert hat.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Detektoreinrichtung einen mit einer zweiten Spannung und der Komponente verbundenen ersten Komparator und einen mit einer dritten Spannung und der Komponente verbundenen zweiten Komparator aufweist, wobei die dritte Spannung größer als die zweite Spannung ist, so daß das Ausgangssignal des ersten und zweiten Komparators das Ausgangssignal der Komponente als hoch, niedrig oder tri-state anzeigt.

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schleifeneinrichtung von Bitbefehlen aus einer Bitadresse in dem Speicher gesteuert ist, wobei die Bitadresse mit den Treibermitteln und der Detektoreinrichtung gekoppelt ist.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Speicher einen Direktzugriffsspeicher (RAM) aufweist, der mit dem Computer und den Kanälen gekoppelt ist.

6. Anordnung zur Modelldarstellung einer physikalischen elektrischen Komponente als Teil einer elektrischen Logiksimulation, gekennzeichnet durch:

einen Logiksimulationscomputer, der mit einem ersten Bus zum Implementieren eines ereignisgesteuerten Algorithmus ge- .. koppelt ist,

eine erste, mit dem ersten Bus gekoppelte Einrichtung (23; Fig. 8) zur Modelldarstellung der Komponente (25), wenn deren Zustand über die Zeit keine Änderung bzw. keinen Abfall erfährt, wobei die erste Einrichtung von dem Computer Eingabevektoren zum Anlegen an die Komponente erhält,

eine zweite Einrichtung (24; Fig. 9) zur Modelldarstellung der Komponente, wenn letztere zur ordnungsgemäßen Funktion bei einer Mindestgeschwindigkeit betrieben werden muß und wenn die Komponente nicht-initiierbar ist, wobei die zweite

Einrichtung einen Speicher (94) zur Aufnahme und Speicherung der Eingabevektoren von dem Computer enthält und die Vektoren in einer kontinuierlichen Folge an die Komponente anlegt und wobei die erste und zweite Einrichtung eine Vielzahl von Kanälen mit einer Detektoreinrichtung und einer Treibereinrichtung die eine Vielzahl von Tri-State-Treibern enthält, aufweisen.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die erste Einrichtung (Fig. 8) eine Vielzahl von Kanälen zum Treiben der Komponenten enthält und die Kanäle zwei Informationsbits halten, wobei ein Kanal für jeden logisch aktiven Stift der Komponente vorgesehen ist, daß die Kanäle eine Detektoreinheit (85) aufweisen, die mit Referenzspannungen derart gekoppelt ist, daß die Detektoreinheit das Ausgangssignal der Komponente als hoch, tief oder tri-state identifizieren kann, und daß die erste Einrichtung ein Bus-Interface (82) zur Kommunikation mit dem Computer aufweist.

8. Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die zweite Einrichtung (Fig. 9) einen Direktzugriffsspeicher (RAM 94) zur Speicherung der Vektoren aus dem Computer, eine Vielzahl von die Komponente ansteuernden Kanälen, die alle im Speicher gespeicherten Vektoren in einem kontinuierlichen Strom an die Komponente anlegen und einen Detektor (102) zur Bestimmung des Zustands der Komponenten als hoch, niedrig, oder tri-state enthalten, ferner ein Bus-Inferface (91) zur Kommunikation mit dem Computer und eine Schleifeneinrichtung zum kontinuierlichen zyklischen Durchschicken der Vektoren durch die Komponente aufweist.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die zweite Einrichtung (Fig. 9) einen festen Befehlsplatz hat, der eine Synchronisation einer Vielzahl von zweiten Einrich-

tungen ermöglicht, so daß die Verwendung der Kanäle von mehr als einer der zweiten Einrichtungen erfordernde Teile oder Komponenten im Modell darstellbar sind.

10. Anordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Schleifeneinrichtung durch Bitbefehle von einer Bitadresse im Speicher gesteuert wird, wobei die Bitadresse zu den Kanälen zum kontinuierlichen zyklischen Durchlaufen der Vektoren durch die Komponente koppelbar ist, so daß eine nicht-initiierbare Komponente in einem wiederholbaren Zustand gehalten und eine mit einer Mindestgeschwindigkeit zu betreibende Komponente verwendet werden kann.

11. Anordnung zur Modelldarstellung einen physikalischen elektrischen Komponente als Teil einer elektrischen Logiksimulation, dadurch gekennzeichnet, daß ein Logiksimulationscomputer, der Adreßraum enthält und zum Stimulieren der Komponente verwendbare Datenvektoren liefert, mit einem ersten Bus gekoppelt ist, daß erste und zweite Einrichtungen (Fig. 8, 9) mit dem ersten Bus und den Komponenten gekoppelt sind und die Vektoren aus dem Computer aufnehmen und an die Komponente anlegen, daß die ersten und zweiten Einrichtungen eine Vielzahl von Kanälen mit einer Treibereinrichtung und einer Detektoreinrichtung aufweisen und daß die zweite Einrichtung (Fig. 9) einen Speicher (94) zur Speicherung einer Vielzahl der Vektoren und eine Schleifeneinrichtung zum kontinuierlichen zyklischen Durchlauf der Vektoren durch die Komponente aufweist.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Treibereinrichtung eine erste und eine zweite Verriegelung zur Aufnahme von hoch/niedrig und tri-state/nicht-tri-state- -Eingängen für die Komponente aufweist und daß die ersten und zweiten Verriegelungen mit einem Tri-State-Treiber (43) ge-

koppelt sind, der über einen Widerstand (42) mit der Komponente, der Detektoreinrichtung und einer ersten Spannung verbunden ist.

13. Anordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Dektoreinrichtung einen ersten und zweiten Komparator enthält, die mit einer zweiten bzw. dritten Spannung, der Komponente und der ersten Spannung verbunden sind, wobei die erste Spannung eine Tri-State-Bestimmung und die zweiten und dritten Spannungen hoch/niedrig-Erfassungen des Ausgangssignals der Komponente ermöglichen.

14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die erste Einrichtung (Fig. 8) ein mit dem ersten Bus (22), der Treibereinrichtung (84) und der Detektoreinrichtung (85) gekoppeltes Bus-Interface (82), eine mit dem Bus-Interface (82), der Treibereinrichtung (84) und der Detektoreinrichtung (85) gekoppelte Steuerzustandsmaschine (83) zum Steuern der Lese- und Schreibzyklen der ersten Einrichtung, einen mit der Treibereinrichtung und der Detektoreinrichtung gekoppelten Referenzblock (86), der die Versorgungsspannung und die ersten, zweiten und dritten Spannungen liefert, und mit der Treibereinrichtung (84) und der Detektoreinrichtung (85) verbundene Anschlußmittel zum Halten der Komponente aufweist.

15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, daß die zweite Einrichtung (Fig. 9) ein mit dem ersten Bus, dem Speicher (94), der Detektoreinrichtung (102) und einem Plattenadreßblock (92) verbundenes Bus-Interface (91), wobei der Plattenadreßblock Adressen von Buszyklen mit Adressen im Speicher vergleicht, eine Steuerzustandsmaschine (93), die mit dem ersten Bus, dem Plattenadreßblock und dem Speicher (94) verbunden ist und die Lese- und Schreibzyklen der zweiten Einrichtung und den Schleifenmodus steuert, ein mit der Steuerzu-

Standsmaschine (93), dem Plattenadreßblock (92) und dem Speicher (94) verbundenes Anfangsadreßregister (98), das einen Playback-Startplatz enthält, eine mit der Detektoreinrichtung (102), dem Speicher (94) und einer Anschlußschaltung zum Halten der Komponenten gekoppelte Treibereinrichtung (95), wobei die Anschlußschaltung auch mit der Detektoreinheit gekoppelt ist, und einen mit der Detektoreinrichtung und der Treibereinrichtung gekoppelten Referenzblock (97) aufweist, der die Stromversorgung und die ersten, zweiten und dritten Spannungen liefert.