JPS6172365A - 電気的論理シミユレーシヨンにおいて物理的な電気部品を模する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、コンピュータ援助設計（ＣＡＤ）の分野に関
するものでろシ、更に詳しくいえば物理的な部品ｔ″ノ
ミユレーゾヨンアルゴリズムで実現することに関するも
のでるる。

〔従来技術〕

電気回路の設計においては製作に先立って回路を試験す
る必要がるる。過去においては、回路設計は実験用の電
子回路盤を用いて行われていたが、このやり７ｙは、何
十万個もめ部品を含む今日の回路のためには不経済で非
実用的である。そのような回路を７ミユレートするため
の従来の方法の１つは、ノミュレーノヨン・アルゴリズ
ムを利用するコンピュータ援助設計より成る。そのよう
なコンピュータ援助設計においては、回路の個々の部品
はソフトウェアにより／ｌｌ／ミドされ、真理値表の解
析を受ける。

論理ンミュレー／ヨンのために数多くのコンピュータお
よび装置を現在利用できる。それらの利用できるコンピ
ュータおよび装置の例が、本出願人により行われた特許
出願昭和６０年第６１０２６号に開示されている事象駆
動形（ｅｖｅｎｔ　ｄｒｉｖｅｎ　）シミュレーション
・アルゴリズムを実現するために用いられるデジタルコ
ンピュータでろる。その装置においては、評価装置と状
態装置および行列装置として構成される３台のプロセン
プが相互に接続でれ、アルゴリズムを実行して回路設計
についての論理解析を行う。回路は既存の標準部品を回
路の一部として用いてしばしば設計される。その場合に
は、部品の内部論理を試験する必要はないが、それの出
力を設計てれた回路の一部として試験することが望まし
い。ソフトウェアにより部品をシミュレートすることは
可能であるが、必ずしも全ての部品製作者が自己の製作
した部品の内部回路を明らかにしているわけではない。

その場合には、物理的な部品自体を回路エミュレーショ
ンの一部として含む方法を有することが望ましい。

先行技術は試験装置において部品を物理的に模する例を
含む。たとえば、１９７６年度の半導体記憶装置の試験
についてのシンポジウム（１９７６Ｓｙｍｐｏｓｉｕｍ
　ｏｎ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｙ　
Ｔｅｓｔｉｎｇ）の論文抄ｆｉ（Ｄｉｇｅｓｔ　ｏｆ　
Ｐａｐｅｒｓ）に印刷ブれたスミス（Ｄｏｕｇｌａｓ　
）［、Ｓｍ１ｔｈ）氏による「マイクロプロセツサの試
験一方法または狂気（ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＴ
ｅｓｔｉｎｇ　−Ｍｅｔｈｏｄ　ｏｒ　Ｍａｄｎｅｓｓ
）Ｊと題する論文では、試験においてソフトウェア・ア
ルゴリズムの代りに実際の装置を利用できることが注目
される。また雑誌エレクトロニック・ノくソケージング
および製造（Ｅｌｅｃｔｒｏｎｉｃ　Ｐａｅｋａｇｌｎ
ｇ　ａｎｄＰｒｏｄｕｃｔｉｏｎ）　１９７５年４月号
３５〜４２ページ所載の「マイクロプロセツサ・チップ
を試験する：大きな挑戦（Ｔｏ！ｌｔｉｎｇ　Ｍｉｃｒ
ｏｐｒｏｅｅｓａｏｒ　Ｃｈｉｐｓ　：Ａ　Ｌａｒｆｅ
　５ｃａｌｅ　Ｃｈａｌｌｅｎｇｅ）Ｊと題する論文に
は、「エミュレーション」７−タンスにおける物理的装
置自体の挙動を発生するために物理的な装置を使用する
ことが述べられている。また、その論文では、そのエミ
ュレーション中の入力データの結果として出力データが
検出されることも述べられている。その論文の筆者は、
物理的な装置を、その目的とする全体のンステムの一部
として試験することを推奨している。更に、セントリー
・マスター・モジニラ−・モニタ（Ｓｅｎｔｒｙ　ＭＡ
ＳＴＲＭｏｄｕｉａｒＭｏ　ｎ　ｉ　ｔ　ｏ　ｒ　（Ｍ
３　）　）リリース（Ｒａｌｅａａ＠）　　１１の８考
マニュアルの１９８１年４月版では、試験信号を部品に
加え、その部品の応答を結合して以後の試験信号を決定
することにより試験パターンを逐次充実するプログラム
を構成するために、モニタの機能を使用することをプロ
グラマに指示している。

問題点 従来の装置の欠点は、適切に機能てせるために迅速に動
作しなければならない部品、または初期設定できない部
品を組込むことかで＠ないことでろる。本発明ｉそれら
の問題を解決しようとするものでるる。

〔発明の低壁〕

この明細書においては、物理的な部品を７ミニレー／ヨ
ンできる能力を有する改良により集積回路またはデジタ
ル装置を７ミユレートする事象駆動形アルゴリズムを実
現するコンピュータにりいナミツクな部品をエミュレー
ションの一部に含められるように、状態が時間とともに
文化しない部品を受けるスタチンクカードと、最低速度
で動作せねばならない部品を受けるダイナミックカード
と、ループモードとを含む。それとともに、この改良は
、先行技術の論理／ミュレータの評価装置のアドレス空
間に接続する物理的に模する装置全構成する。

〔実施例〕

この明細書に２いては、実在の部品を含む回路をエミュ
レーションするために物理的に俣（モデリング）する装
置の改良による論理エミュレーション・コンピュータに
ついて説明する。以下の説明においては、本発明を完全
に理解できるようにするために、線の数などのような具
体的な事項を数多く述べるが、本発明はそれらの具体的
事項なしでも実施できることが当業者には明らかでろろ
う。ただ、本発明を不必要においまいにしないようにす
るために、周知の回路および構造は詳しく一ン汗ドブが
いと　左にすｔ丸 従来の論理シミュレータ 従来の論理について説明することが本発明の理解にとっ
て助けとなるでろろう。本発明はこの従来ノシミュレー
タに類似するシミュレータに関連して使用される。

従来のシミュレータは第１図の線１５より上に示されて
いるシミュレータでろって、前記特許出題昭和６０年第
６１０２６号に開示でれている発明の主題でおる。３個
のほぼ同一のプロセッサ、すなわち、行列装置（Ｑｕｅ
ｕ＠Ｕｎｉｔ）　　１１と、状態装置（ＳｔＩＬｔｅ　
Ｕｎｉｔ）　　１２と、評価装置（Ｅｖａｌｕａｔｉｏ
ｎＵｎｉｔ）　１３とが、図示の一方向パスを介して相
互に接続される。全ての装置は、パス１４（ここで説明
している実施例においては、インテル社のマルチパスが
使用される。）を介して接続され、スレーブ・インター
フェイス１６を介シテマスク・コンピュータ１７により
制御される。キューユニットすなわち行列装［１１は、
この論理シミュレータにおいて使用されるアルゴリズム
を駆動する事象を、シミュレートされるグーなどの遅延
時間とともに格納する。ステートユニットすなわち状態
装置１２はそれの記憶装置とともに、シミュレートされ
る各部品のめる特定の時刻における状態を苫む。算出ユ
ニフトすなわち評価装置１３１−１：それの記憶装置１
９とともに、装置内のシミュレートされる部品の、個々
のゲートの真理値表のような、挙動特性を格納する。行
列装置１１、状態装置１２）および評価装［１３は、ン
７トウエアによりモデルされた回路に与えられたシミュ
レーション・アルゴリズムを用いて同時に動作する。

本発明の装置の概観 再び第１図を参照して、図の線１５から下側の部分は本
発明の装置のプロンク図を示す。物理的に模する装置２
０は、スタチフク・カード２３とダイナミック・カード
２４で構成される。シミュレートされる部品２５は予盛
２１に接続される。

その予盛２１は、物理的に模する装置２０に接続され、
要求に応じてスタチフク・カード２３またはダイナミッ
ク・カード２４により作動てせられる。装置２０は、評
価装置１３の記憶装置パス２９へ双方向パス２２により
接続される。部品２５の状態が時間とともに変化しない
場合にスタチフク・カード２３が使用される。部品２５
を高速度で動作てせる必要がある場合にダイナミック・
カードが使用される。

入力ベクトルというのは、模嘔れる部品へ与えられる刺
激である。それらのベクトルは部品をるるやり方で駆動
する情報を含み、部品の各′ピンへは一遍の入力ベクト
ルが与えられる。それら−遅のベクトルはシミュレーシ
ョンの実行を定める。

ダイナミック・モードとスタチフク・モードのいずれで
動作しても、入力ベクトルの機能は同じままである。各
入力ベクトルは第２図に示すようにして発生される。ベ
クトル変化線２８上の各マークは新しいベクトルを表す
。クロック２６が変化するたびに新しいベクトルを必要
とする。ベクトル変化線２Ｂの上側のマークかられかる
ように、クロックにより発生されるベクトルは周期的で
ろる。データ線２７かられかるように、データが変化す
るたびに新しいベクトルが発生される。線２８の下側の
マークにより表されているデータベクトルは周期的でな
く、クロックパルスと同時に、まだはクロックパルスの
間で発生できる。この方法のために、ベクトル発生速度
は１，３低のクロックパルスより決して低くなく、それ
より高いことがしばしばある。発生てれたベクトルは模
されている部品へ与えられ、そのベクトルに苅する部品
の応答が記録される。

ダイナミック・カードおよびスタチフク・カードは、い
くつかのチャネルで構成される。それらのチャネルは部
品に情報を与える。論理的に能動的な各ピンごとに１つ
のチャネルがある。個々のチャネルが第１０因に示され
ている。（第１０図の参照番号に記号ａが付けられてい
るのは、第４図および第５図に示されている回路素子と
同様の回路素子を示すためでらる。）＠チャネルは２つ
のビット４５ｍと４６＆を必要とする。ビット４６＆は
部品を駆動すべき１直（低または高）を３み、ビット４
５ａはビンを３状態にすべきか否かを決定する。

３状態にできるドライバ４３ｍを通った後で、情報は抵
抗器４２ａを通る。この抵抗器は２つの機能を実行する
。第１の機能は、部品が駆動をすることと駆動をされる
ことを同時に行う時に、衝突するｊ枢動を検出できるよ
うにすることである。第２に、抵抗器４２ａと部品の双
方が駆動をしている時に、抵抗器４２＆はドライバと部
品とに加えられる損傷を阻止すｂｏそれから、情報は線
４１ｍを介してビンへ与えられる。線４１ｍにはタグ電
圧（ＶＴＵＧ　）　４９１Ｌが接続て几る。この接続は
３状態モードの検出のためには重要でらる。部品が臣！
りｌをせず、ドライバが３状態にてれた時に、低電圧し
きい値と高６圧しきい値の間の電圧が生ずる。

入力／出カマツブ 各ビンは、出力センス・フィールド内に２つのビット位
ｆＭｏとＬを有する。検出された電圧が低検出しきい１
直より高い時にはＬビットは１でるる。

検出てれた電圧が高検出しきい値より高い時にはＯビッ
トは１でろる。チャネル・マツプ３０が第３図に示でれ
ている。図示のように、ＯビットとＬビットが、行３１
に示されているように低い値で、または行３３に示きれ
ているように高い値で一致したとすると、そのチャネル
に凄、続１れているビンの指示値についての妥当１把号
が存在するっ出力の値が行３２に示でれているように一
致せず、そのビンに対する入カチャ坏ルが列３５および
３６に示でれているように３状態にされるものとすると
、そのビンは３状態にわる。列３４に示されている状況
は不可能でるる。というのは、最低検出電圧以下にるる
間は、ビンは＃高検出世圧より高いこ圧を読取ることが
できないからでろる。その状況は故障、おそらくは検出
器の故障を示すものでろる。るるチャネルのための入力
端子がｊ’Ｅ　！！ｌ］−ｇれ、両方の出力が一致しな
いとすると、その部品は入力駆動に一致しない。このチ
ギネルマンプ３０は、ダイナミンク・カードおよびスタ
チフク・カードに対して同一でろる。

スタチフク・カードについての説明 第８図に示すように、スタチフク・カードは、パンクプ
レーン・バス変換器８１およびバス・イアｊ’−７エイ
ス８２ｆｒ介して、データバス２２と交信する。パンク
プレーン・パス変換器８１はシミュレーションにおいて
２枚以上のスタチフク・カードを使用できるようにする
とともに、ダイナミック・カードを使用できるようにす
る。付加カードへの情報はバレクプレーン・バス８９’
ｉ介して与えられる。バス・インターフェイスは、多重
信号線１３１を介して制御状態マシ／８３に接続される
とともに、多重信号ｉ！１ｌＮ８０によりチャ汗ル駆劾
装置８４と検出器８５に接続される。制御状態マシン８
３は、カードの読出し／Ｖ込みサイクルを制御し、かつ
多重信号＠　１３２を介してチャネルｉ動装置８４と検
出器８５に接続される。チャネル駆動装置８４はスタチ
フク・カードの各チャネルの駆動レベルを格納し、それ
を与える。（スタチフク・カードの一実施例は１５６チ
ヤネルを含む。）チャネル駆動装置は１部品を保持して
いる予盛へ駆動レベルを多重信号線８８−４介して与え
る。チャネル駆動装置が第４図に詳しく示されている。

検出器（第５図に詳しく示でれている）は平盤８７上の
部品からの出力を多重信号１９８８を介して受け、線８
０上の情報をバス・インターフェイスへ送り、最後には
評価装置へ送る。基準ブロック８６が線１３３を介して
チャネル駆動装置８４と検出器８５に結合され、高い検
出電圧および低い検出電圧を電力およびタグ電圧ととも
に与える。

最低速度で動作てせられなければ効果的に機能しないる
る種の部品がるる。また、初期化できなくて、出力を反
復できなくする部品がるる。スタチフク・カード単独で
はそれらの部品全論理シミュレーションの部品として模
する方法としては不十分でるる。一方、ダイナミック・
カードの設計上の特徴によりそれらの部品をシミュレー
ション実行のために利用できる。

高速度で動作せねばならないが、状態を初期化でさる部
品に対しては、ダイナミンク・カードは第７図に示すよ
うなやり方で動作する。スタチフク・カードと同様に、
入力ベクトルはステップ７４に示すように評価装置から
１度に１つ読出される。

第１のベクトルが読出されて、ステップ７５に示されて
いるようにダイナミック・カードにより格納される。ス
テップ７６においては、格納されている全てのベクトル
が部品へ与えられる。しかし、この点においては、第１
のベクトルのみがダイナミック・カードにより格納され
ている。第１のベクトルが部品へ与えられた後で、ステ
ップ７７において部品の出力が検出される。ステップ７
８の間に、ダイナミック・カードはそれの制御レジスタ
を検査して、そのベクトルが部品へ与えるべき最後のベ
クトルかどうかを調べる。この場合には、その検査結果
は否定でろって、カードはステップ７４へ戻！り、ＦＦ
価装置から第２のベクトルを読出す。そのベクトルを記
憶装置に加えた後で、ダイナミック・カードはステップ
７６において第２のベクトルばかシでなく、第１および
第２のベクトルを部品へ与える。第２のベクトルが与え
られた後で、部品の出力がステップ７７において検査す
れる。この動作が１〜ｎの全てのベクトルに対して自動
的に繰返えされる。ｎ番目のベクトルが評価装置から読
出でれて、以前に読出ぜれたベクトルに加えられた後で
、ダイナミック・カードは１〜ｎの全てのベクトルを部
品へ与え、ｎ番目のベクトルの後のステップ７７におい
て部品の出力を検食し、そして、ｎ番目のベクトルが最
後のベクトルでろることをそれの制御レジスタが示して
いるから、シミュレーションを終る（ステップ７９）。

このようにして、状態が時間とともに変化する部品を論
理シミュレーションにおいて利用できる。第１のベクト
ルから、その特定の時刻に部品へ与えられるベクトルま
での全てのベクトルを読出すことにより、部品の状態は
、ベクトルの間では変化しない。

ダイナミック・カードはベクトルを入力するためにｖｘ
２ｘｎ個のラム（ｒａｍ）を保持する。ここに、ｎはカ
ードにより駆動できる論理的に能動的なビンの数、Ｖは
カードにより支持されるベクトルの数である。全ベクト
ル列が評価装置のアドレス・スペース内にマツプされ、
任意の順序で読出しおよび書込みを行うことができる。

スタチフク・カードと同様に、ダイナミンク・カードは
論理的に能動的な各ピンごとにｌりのチャネルを有する
。

制御レジスタとして知られているダイナミック・カード
上の２４ビツト場所が書込み専用場所として利用される
。その書込み専用場所は、いくつかの動作モードからダ
イナミック・カードに利用できる動作モード、たとえば
まとめて実行する（ｃｏｌｌｅｃｔｉｖｅ　ｇｏ）モー
ド、ユーザー・ストローブ・モード、およびループ・モ
ードを通釈する。

まとめて実行する語が書込まれるたびに、現在のスター
ト・アドレスから始って、その特定の通し読出しくｒｅ
ａｄｔｈｒｏｕｇｈ）に対する終りベクトルとしてマ一
つされるベクトルで終るまでのベクトルが与えられる。

まとめて実行する語は全てのダイナミック・カードのた
めの標漁的な場所において見出されるから、１枚のカー
ドに存在するものより多くのチャネル・リソースを必璧
とする駆動装置に何枚かのカードを同期石せることかで
きる。

まとめて実行するモードは、ループ・モードとは両立し
ない。ループ・モードについては後で説明する。

制御レジスタのユーザー・ストローブ・ビットが能動的
でるると、ベクトル通し読出しと出力の検出は、Ｓ−ザ
ーの制御下にある。ベクトルの通し読出し中は、外部の
準備完了信号を受けるまで、新しい各ベクトルは部品へ
与えられない。同様に、準備完了信号が受けられるまで
出力は検出てれない。このモードは、長い応答時間で外
部の物理的な装置とインターフェイスする時に利用され
る。

ループ・モードが行九でいる時は、入力ベクトル・ラム
（ｒ−ｍ）が、最初から内側ルーズ終りビットにより定
められる点まで連続してサイクルする。

シミュレーション・ベクトルは内側ループの終シに開始
され、最後のベクトルまで８行される。出力は検出され
、部品は内側ループへ再び戻る。このモードは、初期化
できない装置の状態を保持するために有用でるる。

次に第６図を参照してループ・モードについて説明する
。ループ・モードは、内側ループ６１と外側ループ６３
により構成される。内側ループ６１は、読出されるベク
トルのシミュレーションに先立って書込まれる１組のベ
クトルである。内側ループ６１は、模される特定の部品
についてユーザーにより作られる。シミュレーション・
ベクトルが与えられるまで、部品は内側ループ６１内で
連続してサイクルでせられる。内側ループ６１は、シミ
ュレーションの実行が開始でれた時に、部品の状態が常
に同一でろるようなものでろる。シミュレーション・ベ
クトルを実行するための信号が与えられると、部品は、
内側ループの終９で出て、外側ループ６３内の全てのベ
クトルが部品へ与えられる。外側ループは、シミュレー
ション・ベクトル６４とパディング・ベクトル６６で構
成される。ダイナミック・カードの最後のチャ坏ルを制
御する２４ビットには３個のビットＯ，Ｉ、Ｓが含まれ
る。それらのビットは、ループ・モードの動作を制御す
る。Ｉビットは、内側ループ終ｐビットを表すベクトル
を定める。ループ・モードにおいてはベクトルが部品へ
連続して与えられる。この動作は開始場所から始って内
側ループ終りビット場所で終る。０ビットは外側ループ
終りビットを定める。外側ループ終りビットを含んでい
るベクトルを読出した後で、カードは内０１）１ループ
へ戻る。Ｓビットはストローブ・ビットでろｐ、模でれ
ている部品の出力は、Ｓビットが１でろるようなベクト
ルの後で検１５−ｇれる。■ビン）ｔ−含んでいるベク
トル１でのベクトルはループ・モード中は変化しないが
、Ｓビットは各シミュレーションの実行後に１だけ高い
ベクトルへ動かされる。ループ・モードを実行石せるた
めに、外側ループ６３は、毎回、部品を内側ループ初期
化状態６２へ灰石なければならない。シミュレーション
の最後のベクトルでｂるベクトルｎＶＣおける部品の状
態はその状態と同じでないことがるるから、部品を適正
な状態へ戻すために、バンディング・ベクトル６６（す
なわち、シミュレーション実行の部分でない一遍のベク
トル）が利用される。バンディング・ベクトル６６はシ
ミュレーション実行の前にユーザーにより決定される。

一般に、いくりかの明らかなバンディング・ジ−タンス
６６を必要とすることがろる。評価装置は、最初の状態
に復帰するためにどのバンディング・シーケンスが求め
られるかを、シミュレーションからの情報を基にして選
択する。Ｓビットを−有するベクトルの直後で、内側ル
ープを去る゛ようダイナミック・カードが指令される前
に、求められているバンディング妙Ｓｆ込まれる。

ダイナミック・カードについての説明 第９ａ図および第９ｂ図はダイナミック・カードのブロ
ック囚を示す。アドレスおよびデータ情報が、バンクブ
レーンバスを介してダイナミンク・カードに入る。バン
クブレーンバスは、アドレスバス１０３とデータバス１
０４に分離されているのが示されている。バス・インタ
ーフェイス９１はアドレスラッチも含む。入力ベクトル
は、データバス１０６を通って第９ｂ図に示されている
ベクトルＲＡＭ９４へ与えられる。新しい各ベクトルが
ダイナミック・カードにより受けられるたびに、そのベ
クトルは、ベクトルＲＡＭに既に格納でれているベクト
ルに加えられる。ベクトルＲＡＭ９４は評価装置から受
けたベクトルを格納し、アドレスによりアクセスでれ得
る。実行指令を受けると、ＲＡＭに格納されている全て
のベクトルが、チャネル駆動装置９５へ与えられ、そこ
から部品へ連続した流れで与えられる。ループ・モード
においては、内側ループを定めるベクトルがチャネル駆
動装置９５へ連成して与えられる。制御データはバス１
０５を通って制御状態マシン９３へ進む。この制御状態
マシンは、七のゑタチンク・カードの対応する部分と同
様に、ユーザー制御の下に読出しサイクルおよび書込み
サイクルを制御し、かつ他の制御情報を処理する。この
情報には、Ｓビット７１の状態と、エビット７２の状態
と、Ｏビット７３の状態とが含まれる。制御データは、
カード制御バス１０９を通ってベクトルＲＡＭ９４に達
する。図示のように、ピン）Ｓ、Ｉ、Ｏの状態は、ベク
トルＲＡＭ９４に含まれているベクトル情報に加えられ
る。各ベクトルに対して、情報の２ビット（すなわち、
線１１１上の３状態情報と線１１２上の値データ）がチ
ャネル駆動装置９５（第４図）へ与えられる。チャネル
駆動装置はベクトル金子盤９６に含まれている模でれて
いる部品へ与える。各ビンの状態は、線１１３を介して
検出器１０２（第５図）へ与えられる。チャネル駆動装
＃９５と検出器は、スタチック・カードとダイナミック
・カードの両方において同一の機能を実行する。Ｓビッ
トが１であるベクトルに対しては、装置の出力が記＠さ
れて、データバス１０６を介してバス・インターフェイ
スへ送り戻される。スタチック・カードと同様に、電力
および基準電圧が、基準ブロック９７により供給される
。開始アドレス・レジスタについての情報が開始アドレ
ス・レジスタ・ブロック９８に含まれる。種々のベクト
ルをシミュレーション実行の開始ベクトルとして選択で
きるように、その情報ｆ−１約１１９を通ってベクトル
ＲＡＭ９４へ与えられる。このようにして、物理的な部
品が回路において何回か繰返光されると、ベクトルの実
行がベクトルＯにおいて開始でれ、部品が回路中の別の
点に現れると、開始アドレス・レジスタが、実行におけ
る最初のベクトルとしてるる他のベクトルを指名する。

明らかに、このようにして動作している時は、その特定
の部品に対して実行できるベクトルの総数が減少される
。

盤アドレス・ブロック９２が種々の装置に結合される。

このブロックは、バス・サイクルのアドレスをカード土
のアドレスと比較し、カードの種々のリソースがアドレ
スされた時に選択信号を発生する。

チャネル駆動装置 チャネル駆動装置が第４図に示されている。入力ベクト
ルが第４図のデータバス４０に入る。各チャネルに対し
て２ビットが求められ、フリツプフロツプ４４から線４
５．４６へ出力てれた２ビットが第４図および第５図に
わたって追跡される。

線４５上のビットは、このチャネルにおけるピンドライ
バを３状態におくべきか否かを指示し、線４６における
ビットは、部品を高レベルと低レベルのいずれに駆動す
べきかを指示する。情報は、３状態にすることが可能な
ドライバ４３を通った後で、抵抗器４２を通って線４７
へ伝えらねる。

抵抗器４２から出るチャネル９４は抵抗器４８およびタ
グ電圧４日に相互に接続される。最後に、線４１を通し
て、チャネル９４はビンと検出器（第５図）に接続され
る。

検出器 第５図に示されている検出器は、チャネル９４に接ｆｔ
ｆｃＧれているビンの出力を検出する。そのビンの出力
は線４１全通って部品５３へ与えられる。

図示のように、チャネル９４の出力はクアンド差動鞄（
ｑｕａｄ　ｄｉｆｆｅｒｅｔ＊ｔｉｉｌ　１ｉｎｅ）　
　受信器５３０点Ｂ−とＤ−に入る。低い基準電圧５１
がクアンド差！ｔｌｌｌ線受侶器５３の点Ｄ＋に入り、
高い基準電圧が点Ｂ＋に入る。部品５３から出るａ５８
はＬビットを表し、線５７は０ビットを衣す。出力は、
フリツプフロツプ５４を通ってデータバス５９へ与えら
れ、そこから評価装置へ戻る。

以上説明したように、スタチック・カードのチャネルと
ダイナミック・カードのチャネルとは、スタチック・カ
ードが７リングフロンプ５４を有しないことを除き、同
一でるる。しかし、第４図に示すように、ダイナミック
・カードは、Ｓビットに関する情報を線７１に受け、■
ビットに関する情報を線７２に受け、０ビットに関する
情報を約７３ＶＣ受ける。Ｓピットの値が１でおると、
その特定のベクトルはその実行におけるｆＬ後のベクト
ルでろり、ビンの１直がベクトルの終りに検出される。

エビットの値が１であると、そのベクトルは内側ループ
における最後のベクトルを表す００ピツトの値が１でる
ると、そのベクトルは外側ループの終りを表す。第５図
かられかるように、ビットＳ、Ｉ、０ｉｄ１，１７１，
７２．７３をそれぞれ通ってフリツプフロツプ５４へ与
えられ、そこからデータバス５９を介して評価装置へ与
えられる。

以上、物理的な部品を設計シミュレーションの一部とし
て含ませることができるようにする装置について説明し
た。チャネルの独特の構造およびルーズ・モードにより
、広範囲の部品を高い効率で模することができる。

【図面の簡単な説明】

第１図は本発明の全体のアーキテクチャを示すブロック
図および本発明に関連して用いられる従来の論理シミュ
レータのブロック図、第２図はベクトルを発生する方法
を示す図、第３図はｆ１々の入力値と種々の出力値に対
する部品の状態を示す図、第４図はダイナミック・カー
ド・チャネルの一部の電気回路図、第５図はダイナミッ
ク・カード・チャネルの一部の検出器を示す電気回路図
、第６図はループ・モードの動作を示すために用いられ
る流れ図、第７図はダイナミック・カードの動作を示す
流れ図、第８図はスタチツク・カードを示すブロック図
、第９＆図および第９ｂ図はダイナミック・カードを示
すブロック図、第１０図は個々のチャネルを示す電気回
路図である。 ２０・・・・物理的に模する装置、２１・・・・予盛、
２３・・・・スタチツク・カード、２４・・・・ダイナ
ミック・カード、２５・・・・部品、２６・・・・クロ
ツク、２７・・・・データ線、２８・・・・ベクトル変
化線、２９・・・・記憶装置パス、３０・・・・チャネ
ルマツプ、４３・・・・３状態ドライバ、６１・・・・
内側ループ、６３・・・・外側ループ、８１　・・・・
ノ；ツクプレーン・バス変換装置、８１・・・・ノくス
・インターフェイス、８３．９３・・・　・１ｔｉｌｌ
　ｉ　状態マシン、８４．９５・・・・チャネルＥｌｖ
Ｊ装ｆＬ８５　、１０２・・・・検出器、８６．９７・
・・・基準ブロック、９４・・・・ベクトルＲＡＭ、９
８・・・・開始アドレス・レジスタ・プロツタ。 特許出願人　　　ディジー・システムズ・コーポレーシ
ョン代理人　山川政調（（す・２名） ４孕ｊ ガ・−７２？ ４ン２ 込７７住贋！ｆ直 ４侠δ

Claims (15)

【特許請求の範囲】
1. （１）物理的な電気部品を論理シミユレーシヨン・コン
   ピュータに電気的に結合する接続手段と；前記部品を刺
   激するための情報を含むデータ・ベクトルを前記部品へ
   与えるために前記コンピュータと前記部品に結合される
   複数のチャネルであつて、前記部品を刺激する駆動手段
   と、前記部品の刺激された結果を表す出力を決定する検
   出手段を含む前記複数のチャネルと； それらのチャネルおよび前記接続手段に結合され、前記
   データを格納する記憶装置と、 前記ベクトルを前記部品を通つて連続してサイクルさせ
   るために前記チャネルに結合されるループ手段と を備え、それにより、前記部品を、ソフトウェアにより
   模する操作の必要なしに、論理シミユレーシヨン部分と
   して利用できることを特徴とする電気的論理シミユレー
   シヨンにおいて物理的な電気部品を模する装置。
2. （２）特許請求の範囲第１項記載の装置であつて、前記
   駆動手段は、３状態にすることが可能なドライバに結合
   されて前記ベクトルを格納する複数のラッチを含み、前
   記３状態にすることが可能なドライバは抵抗器を介して
   前記部品と前記検出手段および第１の電圧に結合され、
   前記抵抗器は前記３状態にすることが可能なドライバへ
   損傷を与える帰還電流が与えられることを阻止するのに
   十分な値を有することを特徴とする装置。
3. （３）特許請求の範囲第２項記載の装置であつて、前記
   検出手段は、第２の電圧と前記部品に結合される第１の
   比較器と、前記第２の電圧より高い第３の電圧と前記部
   品に結合される第２の比較器とを含み、それにより前記
   第１の比較器と前記第２の比較器との出力は前記部品の
   出力を高、低または中間であるとして示すことを特徴と
   する装置。
4. （４）特許請求の範囲第３項記載の装置であつて、前記
   ループ手段は前記記憶装置内のビット・アドレスからの
   ビット指令により制御され、前記ビット・アドレスは前
   記駆動手段と前記検出手段に結合されることを特徴とす
   る装置。
5. （５）特許請求の範囲第４項記載の装置であつて、前記
   記憶装置は前記コンピュータと前記チャネルに結合され
   るランダム・アクセス・メモリを含むことを特徴とする
   装置。
6. （６）事象駆動形アルゴリズムを実現するために第１の
   バスに結合される論理シミユレーシヨン・コンピュータ
   と； 前記部品の状態が時間の経過により変化しない時に前記
   部品を模するために前記第１のバスに結合され、前記コ
   ンピュータから入力ベクトルを受けて、それらの入力ベ
   クトルを前記部品へ与える第１の手段と； 前記部品からの前記入力ベクトルを受けて、それらの入
   力ベクトルを格納し、かつそれらのベクトルを前記コン
   ピュータへ連続して与える記憶装置を含み、前記部品が
   適切に動作するために最低速度で動作せねばならない時
   、および前記部品を初期化できない時に前記部品を模す
   る第２の手段とを備え； 前記第１の手段と前記第２の手段は複数のチャネルを備
   え、それらのチャネルは検出手段と駆動手段を含み、そ
   の駆動手段は３状態にすることが可能な複数のドライバ
   を含んでおり； 前記部品をソフトウェアにより模することなしに論理シ
   ミユレーシヨンにおいて利用できることを特徴とする電
   気的論理シミユレーシヨンにおいてその部分として物理
   的な電気部品を模する装置。
7. （７）特許請求の範囲第６項記載の装置であつて、前記
   第１の手段は前記部品を駆動するために複数のチャネル
   を含み、それらのチャネルは２ビットの情報を含み、前
   記部品の論理的に能動的な各ビンごとに１つのチャネル
   があり、前記チャネルは検出器を含み、その検出器は、
   前記部品の出力を高、低または３状態として識別できる
   ように、基準電圧に結合され、前記第１の手段は前記コ
   ンピュータと交信するためにインターフェイス・バスを
   含むことを特徴とする装置。
8. （８）特許請求の範囲第６項記載の装置であつて、前記
   第２の手段は、前記コンピュータからの前記ベクトルを
   格納するためのランダム・アクセス・メモリと、前記部
   品を駆動するための複数のチャネルとを含み、それら複
   数のチャネルは前記メモリに格納されている前記ベクト
   ルの全てを前記部品へ連続して与え、前記チャネルは前
   記部品の出力を高、低または３状態として識別する検出
   器を含み、前記第２の手段は前記コンピュータと交信す
   るためにバス・インターフェイスを含むとともに、前記
   ベルトルを前記コンピュータを通じて連続してサイクル
   させるためにループ手段を含むことを特徴とする装置。
9. （９）特許請求の範囲第８項記載の装置であつて、前記
   第２の手段は固定指令場所を含み、その場所は複数の前
   記第２の手段を同期できるようにし、それにより２つ以
   上の前記第２の手段からの前記チャネルの使用を求める
   部品を模し得ることを特徴とする装置。
10. （１０）特許請求の範囲第８項記載の装置であつて、前
    記ループ手段は前記メモリ内のビット・アドレスからの
    ビット指令により制御され、前記ビット・アドレスは前
    記部品を通じて前記ベクトルを連続してサイクルさせる
    ために前記チャネルに結合され、それにより、初期化で
    きない部品を反復可能な状態におくことができ、最低速
    度で動作させねばならない部品を利用できることを特徴
    とする装置。
11. （１１）第１のバスに結合され、アドレス・スペースを
    含み、物理的な電気部品を刺激するために使用すべきデ
    ータ・ベクトルを与える論理シミユレーシヨン・コンピ
    ュータと； 前記第１のバスと前記部品に結合され、前記コンピュー
    タから前記ベクトルを受けて、それらのベクトルを前記
    部品へ与える第１および第２の手段とを備え； 前記第１および第２の手段は、複数のチャネルを含み、
    それらのチャネルは駆動手段と検出手段を備え； 前記第２の手段は、複数の前記ベクトルを格納する記憶
    装置と、前記ベクトルを前記部品を通じて連続してサイ
    クルさせるためのループ手段を含み； ソフトウェアにより模することなしに論理シミユレーシ
    ヨンにおいて前記部品を利用できることを特徴とする電
    気的論理シミユレーシヨンにおいてその部分として物理
    的な電気部品を模する装置。
12. （１２）特許請求の範囲第１１項記載の装置であつて、
    前記駆動手段は前記コンピュータのために高／低入力お
    よび３状態／非３状態入力を受ける第１および第２のラ
    ッチを含み、それらの第１および第２のラッチは３状態
    ドライバに結合され、この３状態ドライバは抵抗器を介
    して前記部品と、前記検出手段および第１の電圧に結合
    されることを特徴とする装置。
13. （１３）特許請求の範囲第１２項記載の装置であつて、
    前記検出手段は第１の比較器と第２の比較器を含み、前
    記第１の比較器は第２の電圧と前記部品および前記第１
    の電圧に結合され、前記第２の比較器は第３の電圧と前
    記部品および前記第１の電圧に結合され、前記第１の電
    圧は３状態の検出を行えるようにし、前記第２および第
    ３の電圧は前記部品の出力の高／低検出を行えるように
    することを特徴とする装置。
14. （１４）特許請求の範囲第１３項記載の装置であつて、
    前記第１の手段は、前記第１のバスと前記駆動手段およ
    び前記検出手段に結合されるバス・インターフェイスと
    、 このバス・インターフェイスと前記駆動手段および前記
    検出手段に結合され、前記第１のカードの読出しサイク
    ルと書込みサイクルを制御する制御状態マシンと、 前記駆動手段と前記検出手段に結合され、電力と、前記
    第１の電圧と、前記第２の電圧、および第３の電圧を与
    える基準ブロックと、 前記部品を保持するために前記駆動手段と前記検出手段
    に結合されるとりつけ手段と を含むことを特徴とする装置。
15. （１５）特許請求の範囲第１４項記載の装置であつて、
    前記第２の手段は、 前記第１のバスと、前記記憶装置と、前記検出手段と、
    バス・サイクルのアドレスを前記記憶装置内のアドレス
    と比較する盤アドレス・ブロックとに結合されるバス・
    インターフェイスと、前記第１のバスと、前記盤アドレ
    ス・ブロックおよび前記メモリに結合され、前記第２の
    手段の読出しサイクルと書込みサイクルを制御し、かつ
    前記ループ手段を制御する制御状態マシンと、前記メモ
    リと、前記制御状態マシンおよび前記盤アドレス・ブロ
    ックに結合され、読取り開始場所を含む開始アドレス・
    レジスタと、 前記検出手段と、前記メモリ、および前記検出器に結合
    されている前記接続手段に結合されて前記部品を保持す
    る駆動手段と、 前記検出手段と前記駆動手段に結合され、電力と、前記
    第１の電圧と、前記第２電圧および前記第３の電圧を与
    える基準ブロックと を含むことを特徴とする装置。