DE8803581U1

DE8803581U1 - Schaltkarte für Rechner

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Publication number: DE8803581U1
Application number: DE8803581U
Authority: DE
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-03-20
Filing date: 1988-03-17
Publication date: 1988-11-24
Also published as: SG5092G; CN88100948A; IT1216769B; ES2036559T3; BR8801254A; HK33592A; NL186120C; NL8800626A; IT8819554A0; GB2202719B; EP0283565B1; DE3783358T2; KR950005230B1; EP0283565A3; JPH0766319B2; MY102808A; JPS63231616A; ATE84162T1; EP0283565A2; AR241460A1

Description

BESCHREIBUNG Schaltkarte für Rechner

Die Erfindung betrifft eine Schaltkarte für einen
Rechner nach dem Oberbegriff des Anspruch 1.

Die Erfindung wird hier in Zusammenhang mit einem
Personal Computer System beschrieben. Systeme dieser
Art enthalten bekanntlich einen Mikroprozessor, der mit verschiedenen Ein- Ausgabe- (E/A) und Speicherelementen über einen Bus verbunden ist. Ein Personal Computer
kann ferner E/A-Steckplätze haben, in die der Benutzer
steckbare Karten einbringen kann.

So beschreibt das US Patent 4,408,200 beispielsweise
ein Personal Computer-System, welches Vorrichtungen und Verfahren für das Schreiben von Text-Schriftzeichen für einen Rasterabtast-Video Bildschirm umfaßt,der in einem Modus betrieben werden kann,bei dem alle Punkte adressierbar sind (Grafikmodus) und für das spätere Auslesen der Schriftzeichen. Ein Prozessor schreibt ein Zeichen
auf den Bildschirm, indem er ein Punktemuster für ein
Schriftzeichen aus dem Speicher auswählt und in einen
grafischen Bildwiedergabepuffer (Speicher) lädt, und er liest ein früher geschriebenes Zeichen, in dem er ein
Punktemuster aus dem Bildspeicher mit Punktemustern aus dem Häuptspeicher vergleicht» Es sind auch
Einrichtungen für die Darstellung von Farben vorgesehen. Das System veranschaulicht eine Bildwiedergabeoder Grafikkarte, die ein Video-Untersystem umfaßt; die Karte wird in einem E/A-Steckplatz untergebracht.

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Ein verbessertes öder erweitertes Video- Unt«sreysfcem ist im US latent 4,580,135 beschrieben, welches eine Rasterabtastwiedergabe hat, die eine Vielzahl an Speicherbelegungen enthält. Die Belegungen sind in einem von zwei Modi adressierbar, um das Adressieren und die Wiedergabe von Videoinformationen durch das System zu unterstützen. Das System stellt eine erweiterte grafische Systsmorganisation dar, dis ssanchaal ruch als Erweiterte Grafische Steckkarte (EGA) bezeichnet wird. Der Videospeicher wird im Zeitscheibenverfahren betrieben, in dem Zugriffe einer CPU und einer Bildschirmsteuereinheit (CRT) im Multiplexbetrieb erfolgen. Obwohl spezifische Einzelheiten des Zyklus nicht erläutert sind, stellt die Erweiterte Grafik Steckkarte (EGA) ausschließlich zugeordnete Zyklen für den Speicherzugriff sowohl durch die CRT-Steuerschaltung bzw. durch die CPU zur Verfügung. Die EGA hat zwei Arbitrierungsmodi, einen langsamen Geschwindigkeitsmodus und einen Hochgeschwindigkeitsmodus. Im Hochge- «chwindigkeitsmodus steht der CPU immer ein Zyklus aus jeweils fünf Zyklen zur Verfügung, in der sie auf den Videospeicher zugreifen kann; im langsamen Geschwindigkeitsmodus stehen der CPU drei von fünf Xyklen zur Verfügung, um auf den Videospeicher zugreifen zu können.

*s ist weiterer Stand der Technik bekannt, der sich im besonderen mit der Arbitrierung in Video-üntersystemen befaßt. So betrifft z.B. das US Patent 4,511,965 ein System für die Auflösung des Zugriffskonflikts zwischen der Zentraleinheit (CPU) und der Bildschirmsteuereinheit (CRT-Steuerschaltung) auf einen Videospeicher s,^ wahlfreiein Zugriff (RAM) eines Datenverarbeitungssystems. Eine CPU Zugriffsperiode liegt zwischen aufeinanderfolgenden CRT-Steuerschaltung-Zugriffsperioden . Eine

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Arbitrierung ist eingebaut, die der CET-Schaltkarte Prioritätszugriff verschafft, wenn es zu Konflikten zwischen der CPU und der CRT-Schaltkarte kommt. Eine Anpassung des Arbitrierungsschemas an die Arbeit der CRT-Schaltkarte wurde darin nicht getroffen.

Als weiteres Beispiel beschreibt US Patent Nr. 4,117,469 ein Computer Terminal, das ein Rasteranzeigegerät (CRT), einen Mikroprozessor und einen Speicher mit wahlfreiem Zugriff hat, der die Zeichencodes für die Information speichert, die auf dem CRT-Bildschinn dargestellt werden soll und der als Arbeitsspeicher für den Prozessor fungiert. Die Wiedergabeverarbeitung erfolgt alternierend oder verschränkt mit anderen Arbeiten des Mikroprozessors.

Als weiteres Beispiel umschreibt das US Patent J

4,577,344 ein System für die Verarbeitung von !

Videosignalen, die abgetastete Bilder wiedergeben. Die f Videoeignale werden durch einen Multiplexer (Vielfach- '

schalter) einem Bildprozeseor und einem Wiedergabegerät .

zugeführt. Die Videoeignale werden vorverarbeitet und f

im Bildprozeeeor gespeichert, der einen gemeinsam &iacgr;

genutzten Speicher hat. Eine Computersteuereinheit ,

greift auf diesen gemeinsamen Speicher Ober einen \

gemeinsamen Bus zu und steuert den Bildprozeseor, indem 1

er auf Befehlseignale von peripheren Geräten reagiert. ;

Die vorliegende Erfindung stellt sich daher die Aufga- > be, eine Schaltkarte der eingangs genannten Art anzugeben, die einen wirkungsvolleren und schnelleren Einsatz des Videospeiohers durch die Videoschaltung und die Zentraleinheit ermöglicht.

Die Aufgabe wird durch die in Anspruch 1 angegebene Erfindung gelöst, Ausgestaltung der Erfindung sind in den Unteransprüchen angegeben.

Wie bereits zuvor bemerkt, stellt die Erweiterte Grafik-Steckkarte (EGA) ausschließlich zugeordnete Zyklen für den Speicherzugriff sowohl durch die Videoschaltung bzw. durch die CPU zur Verfügung. Sowohl im Hochgeschwindigkeitsmodus als auch im langsamen Geschwindigkeitsmodus hat die CPU immer einen aus jeweils drei Zyklen, in der sie auf den Videospeicher zugreifen kann.

Gemäß der hier vorliegenden Erfindung ist eine garantierte minimale Anzahl an Zyklen für den Zugriff der CPU auf den Videospeicher im Hochgeschwindigkeitsmodus sichergestellt, aber zusätzlich erlaubt eine Arbitrierung der CPU einen Zugriff während der Nichtwiedergabezeiten, so daß die CPU bei Bedarf mehr Zyklen erhalten kann. Zm Niedergeschwindigkeitsmodus erfolgt die Arbitrierung sowohl während der Wiedergabe- als auch Nichtwiedergabeperioden, so daß die CPU Speicherzyklen in dem Maß erhalten kann, wie sie von ihr benötigt werden.

Beim Einsatz der hier vorliegenden Erfindung ergibt eich eine wesentliche Leietungsverbesserung, indem der CPU eine gesteigerte Bandbreite des Viäeospeichers zur Verfugung gestellt wird.

Wie schon erwähnt, machen die Erweiterte Grafik Steckkarte und da&bgr; hier beschriebene Video-Untersystem mindestens von einem dynamischen Speicher mit wahlfreiem Zugriff (RAM) Gebrauch, um die Daten zu speichern, die auf einem Rasteranzeigegerät (CRT) wiedergegeben

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werden. Der Speicher wird ständig durch die Videoschaltung ausgelesen, um den Bildschirminhalt aufzufrischen. Dem Hauptrechner ist der Zugriff zu diesem Speicher während ausschließlich zugeordneter Speicherzyklen erlaubt, die für diesen Zweck reserviert sind. Eine Speicherzyklus-ArLitrierung wird dazu benutzt, diese ausschließlich zugeordneten CPU-Zyklen zu liefern und gleichzeitig sicherzustellen, daß die CKf-Steuerschaltung so häufig mit Daten versorgt wird, daß eine ordnungsgemäße Auffrischung des Bildschirminhalts erfolgt. In der hier vorliegenden Erfindung paßt die Steckkarte selbst automatisch (d.h. ohne Softwarehilfe) die Arbitrierungsrate an die Bild&chirmdatenanforderungen an und stellt der CPU die maximale Speicherbandbreite während der Zeit, in der keine Bildschirmwiedergabe ansteht, zur Verfugung. Der Videoarbittr fiberwacht die Aktivitäten der Bildschirmdarstellung und der Videoschaltung; immer dann, wenn die Bildschirmdarstellung nicht benötigt wird und unabhängig vom Zeitpunkt des Auftretens ist die CI&Pgr; dazu berechtigt, auf den Videospeicher während des oder der Zyklen zuzugreifen, in der eine solche Inaktivität der Wiedergabe auftritt.

Die Erfindung kann in Video Grafik Adaptern (VGA) verwendet werden, die eine Vielzahl von Darstellungsmodi mit unterschiedlichen Auflösungen, Farben und Merkmalen zur Verfuegung stellt, so z.B. Intensitätsschwellenwechsel, Videoumkehrung, unterstrichene Zeichen und ähnliches.

Ausführungsbeispiele werden nun anhand von Zeichnungen im einzelnen erläutert; es zeigern

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Figur IA:

ein verallgemeinertes Blockdiagramm des Videospeicher-Üntersystems und der hierin beschriebenen Arbitrierungseinrichtung;

Figur IB&igr; den Zusammenhang zwischen verschiedenen Elementen des Video-Untersystems aus Figur IA mit einem Querverweis auf andere Figuren in den Zeichnungen;

Figur IC:

ein detaillierteres Blockdiagramm des Videospeicher-Üntersystems und der Arbitrierungseinrichtung aus Figur IA;

Figur 2:

die Arbitrierungs- und Speicherzykluserzeugung;

Figur 3:

die CPU Schnittstelle und die Steuerlogik der Datenverriegelung;

Figur 4:

den .logischen Aufbau des Speicherzyklus-Generators des Video-Untersystems;

Figur 5:

den logischen Aufbau de& Hochgeschwindigkeits-Arbiters;

Figur 6:

den logischen Aufbau des Taktgenerators;

Figuren 7A, 7B und 7Cs

di4 Wellenformen der Zeiteignale für einen Betrieb mit acht Zeichenpunkten bzw. mit neun Zeichenpunkten und acht Zeichenepeic!t*rzyklen, bzw. neun Zeichenpunkten und sieben Zetchecpunktspeicherzyklen;

Figuren 8A und 6Bt

Wellenformen, die wMhrend dei Hochgeechwindigkeitsarbiter-Zyklen für das CPu Lesen und CPU Schreiben auftreten;

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Figuren 9&Agr; und 9Bt

Wellenformdiagramtne der Zyklen dee Niedergaechwindigkeitsarbiters für das CPU Lesen bzw. CPU Schreiben.

Figur 1&Aacgr; stellt das Videospeicher-Untersystem dar und beinhaltet den Videoepeicher 13, der die Daten für die Darstellung auf dem CRT-Monitor 1 speichert. Die CPU 2 greift auf den Videospeicher 13 für das Schreiben und Erneuern der Daten und für das gelegentliche Lesen der Daten zu; auf den Speicher kann ferner durch die Videooder CRT-Schaltkarte 10 zugegriffen werden, um die aktuelle Darstellung auf dem Monitor 1 zu steuern. Der Zugriff auf den Videospeicher 13 dwrch die CPU 2 und die Videoschaltung 10 wird im Zeit-Multiplexbetrieb durch den Video- oder SpeicherZyklus- Arbiter 11 gesteuert.

Figur IB zeigt das Zusammenspiel der Elemente des Video-Untersystem und enthält Verweise auf die anderen Figuren in den Zeichnungen. Beinhaltet sind hier die Blöcke 5a bis 5f, die in Figur IC bzw. Figuren 2 bis 6 dargestellt sind.

Figur IC zeigt das Videospeicher-Untersystem, welches einen Speicherzyklus-Arbiter 11 enthält. Der Speicherzyklus-Arbiter 11 liefert Steuerungssignale auf den Leitungen 110 an den Videospeicher 13 eine Adreßauswahlsteueruttg an den Multiplexer (MUX) 12 mit den CPü/CRT Signal auf Leitung 109, eine Datenverriegelungssteuerung fiber ein Signal CRT VERRIEGELUNG auf Leitung 111 und ein Signal CPU VERRIEGELUNG auf Leitung 112. Das Signal - CPU LESEN auf Leitung 106 und das Signal -CPU SCHREIBEN auf Leitung 107 kommen von der CPU 2 und teilen dem Video (Speicherzyklus) Arbiter 11

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j".

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mit, daß die CPU Lese- oder Sehreiboperation im Videospeicher 13 aufsetzen möchte. Arbiter 11 benutzt das Signal BEREIT (Ready) auf Leitung 108/ um der CPU den Abschluß des angeforderten Zyklus mitzuteilen.

Wenn die CPU den Videospeicher 13 liest, wird das CPU Adreßsignal auf der Leitung 100 auf den Videospeicher-Adreßbus 102 über den MUX 12 eingekoppelt. Das CPU/CRT-Signal auf Leitung 109 wählt aus, welche Adreßeingabe, die CPU-Adresse 100 oder CRT-Adresse 101, auf dem Adreßbus 102 ansteht. Die Videospeicherdaten auf dem Bus 103 werden in den CPU Verriegeier 15 durch das Signal CPU VERRIEGELUNG auf Leitung 112 verriegelt und über den Datenbus 105, die Grafiksteuereinheit 14 und den CPU Datenbus 104 der CPU zugesandt. Wenn die CPU in den Videospeicher 13 schreibt, wird das CPU Adreßsignal auf Leitung 100 auf den Videospeicher-Adreßbus 102 über den MUX 12 eingespeist. Schreibdaten werden von der CPU zum Videospeicher 13 über den CPU Datenbus 104, die Grafiksteuereinheit 14 und den Datenbus 103 gesandt.

Die CRT-Schaltkarte 10 erzeugt das

CRT-Bildschirmadreßsignal auf Leitung 101, welches über den MUX 12 gesandt wird, um den Videospeicher 13 zu adressieren. CRT-Bildschirmauffrischungsdaten gehen zu den CRT-Verrieglern 16 über den Datenbus 103 und werden durch das Signal CRT-VERRIEGELN auf Leitung 111 verriegelt. Bildschirmdaten in den CRT-Verrieglern werden der Attributsteuereinheit 18 Ober deft Datenbus 114 züge» sandt oder fiber den Bus 115, die Verschiebungsregister 17 und den Bus 116. Die Attributsteuereinheit 18 formatiert die CRT-Daten und sendet diese dem Videowiedergabemonitor über den Bus 117.

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Der Video (Speicherzyklus)-Arbiter 11 entscheidet, ob dia CRT-Steuerschaltung 10 oder die CPU 2 zu einer gegebenen Zeit den Videospeicher 13 benutzen kann. Die CRT-Steuerschaltung 10 braucht während der aktiven Videointervalle ständig Zugriff zum Videospeicher 13, um das Videobild auf dem Videowiedergäbemonitor beizubehalten. Die Datenrate, die für das Videobild während eines aktiven Videointervalls benötigt wird, ist durch den Arbeitsmodus des Video-Untersystems bestimmt.

Das Video-Untersystem ist in der Lage, in vielen verschiedenen Modi zu arbeiten, z.B. in alphanumerischen- und grafischen Modi mit unterschiedlichen Zeichen- und Bildpunktauflösungen. So kann das Video-Untersystem z.B. 640 Bildpunkte horizontal mal 200 Zeilen vertikal mit 16 Farben oder 640 Bildpunkte horizontal mal 200 Zeilen vertikal mit zwei Farben darstellen. Diese stellen zwei der vielen Arbeitsmodi des Video-Untersystems dar und haben verschiedene Anforderungen an die Datenrate der Bildwiedergabe.

Der Speicherzyklus-Arbiter 11 stellt die erforderliche Bilddatenrate fest und stellt die Speicherzyklus-Arbitrierung entsprechend darauf ein. Der Speicherzyklus-Arbiter 11 paßt außerdem die Arbitrierung während der Zeiten an, in denen die Horizontal- und Vertikal Freischalt- (ENABLE) Signale inaktiv sind,lim der CPU alle zur Verfügung stehenden Zyklen (außer für den SpeiehereirftgüefönfSzyklüs) des Videospeiehers 13 z geben. Das Ändern der Arbitrierung während der Nichtwiedergabeperioden sowie während der Rückführungs intervalle statt nur, wie früher, allein während der Dauer der Rückführungsintervalle, erlaubt der CPU eine größere Videospeicher-Bandbreite 13, solange die

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ftUekführungsintervalle innerhalb der liiohtwiedergabeintervalle liegen.

|: Die Figuren 2 und 3 geben ein genaueres Blockdiagramm ['; des Speicherzyklus-Arbiters 11 wieder. Figur 2 zeigt j, die Arbitrierungs- und Speicherzyklus-Erzeugungslogik, ^ wMhrend Figur 3 die CPU-Schnittstelle und die Steuers rungslogik für di.e Datsnverrisgslung visdsrgibt. Bezug=

' nehmend auf Figur 2 besteht der VGA-Arbiter aus den

beiden Hauptteilen 3 und 4. Der erste ist der "aktive : Bildzeitarbiter (ASTA)", der Speicherzyklen gemäß den Anforderungen für die aktive Bildwiedergabe zuordnet.

Die Blöcke 22? 23 und 24 in Figur 2 umfassen diesen

'; Teil. Bloc): 22 ist der Hochgeschwindigkeitsarbiter, ein

: Arbitertyp mit fester Geschwindigkeit der in Videomodi

^; benutzt wird, die eine hohe Bilddatenrate erfordern.

■' Block 23 ist der Niedergeschwindigkeitsarbiter, in Form

eines einfachen SR-Verriegelers, welcher einen Arbitertyp nach dem Prinzip Anforderung/Bestätigung darstellt. Block 24 ist der Vielfachschalti/r (Multiplexer), der den Arbiter für die Zuordnung von Speicherzyklen auswählt. Der MUX wird durch ein Auswahlsignal gesteuert, welches durch eine Logik erzeugt wird, die den Videoarbeitsmodus überwacht, um festzustellen, ob eine Arbitrierung mit hoher oder niederer Geschwindigkeit geeignet ist.

Der Ausgang des ASTA wird dem Arbiter für die "aktive/ inaktive Bildschinnzeit" (AISTA) zugeführt. Dieser Teil j überwacht die horizontalen und vertikalen Bildwiöder-

_A' gabeintervalle. Block 25. Wenn der Bildschirm aktiv

J ist, oder wenn eine Speicherauffrischung stattfindet.

Block 26, dann wird der Ausgang des ASTA durch Sch<a^_- glied (Block) 27 dem Speicherzyklus-Zuordnungsverriege ler, Block 28, zugeführt. Ansonsten wird der Speicherzyklus als für die CPU verfügbar gekennzeich-

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net. Viele der Signalformen und der zeitlichen Zusammenhänge sind in den Figuren 7A, 7B und 7C wiedergegeben. Verwiesen wird auch auf die Figuren 8A und 8B, die Signalformen und zeitliche Zusammenhänge während der Hochgeschwindigkeits-Arbiterzyklen (Hochgeschwindigkeitsmodus) für das CPD Lesen bzw. CPÜ Schreiben wiedergeben. Andere Signalformen, die für den Modus mit langsamer Geschwindigkeit von Interesse sind, sind in Figur 9A für die CPD Leseoperation und in Figur 9B für die CPD Schreiboperation dargestellt. In den Figuren 7-9 geben die Bezugszeichen die in den übrigen Figuren enthaltenen Leitungen an, auf denen die dargestellten und in der folgenden Beschreibung erläuterten Signalformen erscheinen.

Das Signal ARBITER AUSGANG auf Leitung 219 Figur 2 wird durch ein D- Flip-Flop 28 erzeugt, welches durch ein Signal ZOORDNDNGS TAKT auf Leitung 404 getaktet wird. Die Dateneingabe für DFF 28 ist das Signal NÄCHSTER ARBITER STATDS auf Leitung 218. Das Signal NXCHSTER ARBITER STATOS auf Leitung 218 gibt das Signal AKTIVER BILDSCHIRM ARBITER AUSGANG auf Leitung 210 wieder, wenn das Signal HORIZONTALE WIEDERGABE FREISCHALTUNG auf Leitung 113.3 und das Signal VERTIKALE WIEDERGABE FREISCHALTUNG auf Leitung 113.4 aktiv sind, oder wenn das Signal SPEICHER AUFFRISCHUNG auf Leitung 113.5 aktiv ist. UMD-Schaltkreis 23, ODER-Schaltkreie 26 und UND- Schaltkreis 27 führen diese Funktion aus. Das Signal HORIZONTALB WIEDERGABE FRBI8CHALTUNG auf Leitung 113.3 und da« Signal VERTIKALE WIEDERGABE FREISCHALTUNG auf Leitung 113.4 sind Üblicherweise in einer Steckkarte zur Verfugung gestellt, so z.B. in der zuvor erwähnten erweiterten Grafik Steckkarte. Das Signal SPEICHER

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AUFFRISCHUNG auf Leitung 113.5 hat die gleiche Frequenz wie das Signal HORIZONTALE WIEDERGABE FREISCHALTUNG 113.3 und ist ein positiver Logikimpuls mit einer Länge von 3 oder 5 Zeichenzeiten und erscheint eine Zeichenzeit nachdem das Signal HORIZONTALE WIEDERGABE FREISCHALTUNG 113.3 vom logischen Pegel 1 zum logischen Pegel 0 geht. Das Signal AKTIVER BILDSCHIRM ARBITER

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AUSGANG auf Leitung 210 wird dann benutzt, wenn der CRT-Bildschirm in einem aktiven Wiedergabeintervall ist. Das Signal AKTIVER BILDSCHIRM ARBITER AUSGANG auf Leitung 210 wird die Ausgabe 208 des Hochgeschwindigkeitsarbiter 22 oder die Ausgabe 209 des Niedergeschwindigkeitsarbiter 23 in Abhängigkeit des Zustande des Multiplexer 24 Steuerungsignals FREIER ARBITER auf Leitung 212 des Taktgenerators 20 wiedergeben. Der Taktgenerator 20 stellt die Datenratenanforderungen des ausgewählten Videontodus fest und bestimmt automatisch, ob der Hochgeschwindigkeitsarbiter 22 oder der Niedergeschwindigkeitsarbiter 23 für die Speicherzyklusanordnung in Frage kommt.

Der Niedergeschwindigkeitsarbiter 23 ist ein einfacher Setj-jn-Rücksetzen (S-R) -Verriegeier, welcher als ein Arbitertyp nach dem Prinzip Anforderung/Bestätigung arbeitet. Die &Aacgr; iforderung oder S-Eingabe ist das Signal - ZYKLUS ANFORDERUNG auf Leitung 211, welches durch den Taktgenerator 20 erzeugt wurde. Die Bestätigung oder R-Eingabe ist das Signal CRT-VERRIEGELUNG auf Leitung 220. Das Signal CRT-VERRIEGELUNG auf Leitung 220 wird in Figur IC als ein Steuersignal (Strobe) für die Datenverriegelung benutzt, die die Daten des Videospeichere 13 verriegelt.

Der Hochgeechwindigkeitsarbiter 22 ist ein Arbitertyp nach dem Zuordnungsprinzip,dessen logischer Aufbau in Figur 5 wiedergegeben ist. In Figur 5 besteht der Hochgeschwindkeitsarbiter 22 aus einem Binärzähler 55, einem D-Flip-Flop 57 und den NAND Schaltgliedern 56 und 58. Das Signal ARBITER TAKT auf Leitung 206 wird durch den Speicherzyklus-Generator 21 erzeugt und wird für die Taktung des Binärzählers 55 verwendet. Das NAND Schaltglied 56 erzeugt das Signal des Hochgeschwin-

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digkeitsarbiter 22 Ausgangs auf der Leitung 208. Das NAND Schaltglied 56 setzt das Signal HOCHGESCHWINDIGKEITS ARBITER AUSGANG 208 immer dann auf den logischen Pegel 0 (CPU Zyklus), wenn der binäre Zählstand im Zähler 55 gleich fünf ist. Das NAND Schaltglied 58 fährt das Signal - ERZWINGUNG (FORCE) auf Leitung 207 immer im unteren Pegel , wenn daß binäre Zählen im Zähler 55 gleich sechs ist. Das Signal - ERZWINGUNG 7 auf Leitung 207 wird für das ernevte Synchronisieren dec Speicherzyklus-Generators 21 nach jedem achten Speicherzyklus in den Videomodi benutzt, welche neun Eingabetaktperioden für jede Zeichenposition auf dem Bildschirm benutzen, wie in den Figuren 7B und 7C erkennbar ist. In den Videomodi, die acht Eingabetaktperioden für jedes Zeichen benutzen, wie in Figur 7 dargestellt, wird dieses Signal ignoriert. Der D-Flip-Flop (DFF) 57 sorgt für die Rauschunempfindlichkeit des Signals PHASEN KORREKTUR auf Leitung 221 , welches den Binärzähler auf den Anfang einer horizontalen Abtastzeile synchronisiert.

Der Speicherzyklua-Generator 21 erzeugt die Steuerungssignale füi den Videospeicher 13 (siehe Figur 2), genauso wie et Taktsignale für den Hochgeschwindigkeitsarbiter 22 und den Arbiter-Ausgangs-Flip-Flop (DFF) 28 erzeugt. Figur 4 veranschaulicht den logischen Aufbau des Speicherzyklus-Generators 21. Die D-Flip Flops (DFF) 43, 44, 4b und 49 bilden ein Schieberegister, dessen Ausgang über die Leitung 400 zu dessen Eingang zurückgeführt ist. Das RAS-Signal auf Leitung 110.1, das MUX-Signal auf Leitung 204 und das CAS-Signal auf Leitung 110.2 sind aktive hohe Impulse, die in jeder Takteingabe-Periode jeweils phasengleich verschoben werden. Das RAS-Signal auf Leitung 110*1 und das CAS-Signal auf Leitung 110.2

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werden über den Speichersteuerungs-Bus 110 der Figur 1 angelegt. Der UND-ÖDER-Bloek 48 wird dazu benutzt/den Rückkopplungezyklus dee Schieberegisters auf sieben (7) ßingabe-Takte einzustellen, indem während der ersten Hälfte des Rückkopplungszyklus der Ausgang der dritten Flip-Flop-Stufe (DFF 45) ausgewählt wird und während der zweigten Hälfte des RUckkopplungszyklus die zweite Flip Flop-Stufe (DFF 44) . Der UND-Schaltkreis 46 und uSr ODES—SdiSxtiviTcxS t / uxSnsn uösUf ueil Rückkopplungszyklus auf acht Eingabetakte innerhalb der Modi einzustellen, die neun Taktperioden für eine einzelne Zeichen-Position auf dem CRT-Bildechirm benutzen. Das M9-Signal auf Leitung 410 ist ein Einzel-Bit- Ausgang eines mit Software programmierbaren Registers, welches der Vidso-Hardware mitteilt, das Zeichenfeld 9 Takte lang zu machen. Das Signal -ERZWINGUNG 7 auf Leitung 207 wird durch den Hochgeschwindigkeitsarbiter 22 erzeugt und erzwingt einen 7 Takte-Rückkopplungszyklus für jeweils acht Rückkopplungszyklen. Dies wird getan, um die erzeugten Speicherzyklen und den Hochgeschwindigkeitsarbiter 22 mit dem S/L-Signal auf Leitung 118 wieder auszurichten, welches die Video-Ausgangsschieberegister 17 überwacht, (siehe Figur IC).

Das Signal -PHASEN KORREKTÜR auf Leitung 221 wird für die Synchronisation der Speicherzyklus-Erzeugungslogik und des Hochgeschwindigkeitsarbiters 22 auf den Anfang einer horizontalen Abtastzeile auf dem CRT-Bildschirm benutzt. Der UND-Schaltkreis 54 erlaubt dem Signal -PHASEN KORREKTUR auf Leitung 221 das Speicherzyklus-Verschieberegister vor dem Aufsetzen eines neuen Zyklus zu schützen , indem es die Rückkkopplungsschleife auf Leitung 400 unterbricht. Das Speicherzyklus-Schieberegister ist untätig (alle DFFs zurückgesetzt), solange das Signal -PHASEN KORREKTUR auf Leitung 221 aktiv ist.

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* 1

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Das -SYNC2 Signal auf Leitung 113.2 wird durch die CRT-Steuersehaltung 10 erzeugt, siehe Figur IC, und zeigt die Zeichenposition an kurz bevor die horizontale Abtastzeile startet. Das ATRS/-L-Signal auf Leitung 120 ist ein Signal, welches für die Steuerung der Daten innerhalb der Attributsteuereinheit 18 (siehe Figur IC) benutzt wird. Das zeitliche Verhalten des Signals -PHASEN KORREKTUR auf Leitung 221 wird genaueefcens durch den NOR-Schaltkreis 50, JK-Flip-Flop 51 und ODER-Schaltkreis 53 gesteuert; dieses Signal ist vom ATRS/-L-Signal auf Leitung 120 und vom - SYNC2-Signal< ·. auf Leitung 113.2 abgeleitet. Eine genaue Phasensteuerung des Signals -PHASEN KORREKTÜR auf Leitung 221 macht gegen Schwankungen der SignalVerzögerungen bei der übertragung von Chip zu Chip unempfindlich, welche im Produktionsprozeß der integrierten Schaltkreise unvermeidlich sind.

Im Anfangszustand der Steuerungslogik, bei dem -SYNC2-Signal auf Leitung 113.2 den hohen Pegel einnimmt, ist JK- Flip-Flop 51 zurückgesetzt (Signal auf Leitung 407 niederer Pegel) und das Signal -PHASEN KORREKTUR auf Leitung 221 ist im hohen Pegel. Wenn das -SYNC2-Signal auf Leitung 113.2 in den niederen Pegel geht, zieht der ODER-Schaltkreis 53 das Signal -PHASEN KORREKTUR auf Leitung 221 zum niederen Pegel, wenn das Speicherzyklus-Schieberegister in die zweite Zyklushälfte der Operation eintritt (dies wird durch das RAS-Signal auf Leitung Il0.1 im niederen Pegel angezeigt). Da das Signal -PHASEN KÖRSEKTOR auf Leitung 221 in aktivem Zustand ist, kann das Speicherzykius-Schieberegister den gerade anliegenden Speicherzyklus beenden, aber es hat keine Erlaubnis, einen neuen zu beginnen. Der Schaltkreis wird in diesem Zustand so lange verbleiben bis das ATRS/- L-Signal auf

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Leitung 120 in den niederen Pegel geht, womit zusammen mit Einern niederen Pegel des «S¥NC2-Signals auf Leitung 113.2 angezeigt wird,daß die CRT horizontale Abtastzeile mit dem nächsten Taktzyklus beginnt. An diesem Punkt geht der Ausgang 406 des NOR-Schaltkreises in den hohen Pegel und der Auegang 407 des JK- Flip-Flops 51 wird beim nächsten Signal TAKT auf Leitung in den hohen Pegel gehen, um das Signal -PHASEN KORREKTUR auf Leitung 221 inaktiv zu setzen. Der Schaltkreis wird in diesem Zustand verbleiben bis das -SYNC2-Signal auf Leitung 113.2 in den hohen Pegel geht, wodurch das Signal -PHASEN KORREKTUR auf Leitung 221 inaktiv gehalten und der JK-Flip-Flop 51 zurückge*· setzt wird.

Die interne Arbeitsweise des Taktgenerators 20 ist in Figur 6 dargestellt. Ein Mastertaktsignal auf Leitung 201 treibt den T-Flip-Flop (TFF) 61 und einen der Eingänge des MUX-Blocks 60. Der T-Flip-Flop 61 teilt die Mastertaktfrequenz 201 durch zwei und stellt das Ergebnis dem anderen Eingang des MUX 60 über die Leitung 61/0 zur Verfügung. Das Signal PUNKTE RATE auf Leitung 602 ist ein Einzel-Bit-Ausgang eines Software programmierbaren Registers, welches dem Taktgenerator die Taktfrequenz mitteilt, die er für die Video-Punktrate benutzen soll.

Der Ausgang des MUX-Blocks 60 wird zum Signal PUNKTE TAKT anf Leitung 601. Das Signal PUNKTE TAKT auf Leitung 601 wird als Takt für einen Schieberegister» Schaltkreis benutzt, der aus Schieberegister-Block 63 und D-Flip-*Flop (DFF) 65 besteht. Dieses Schieberegister arbeitet in der gleichen Art und Weise wie das Schieberegister im Speicherzyklus-Generator 21, Figur 4. Der UND^Schaltkreis 62 liefert die Rückkopplung für

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die Schieberegister-Schleife. Das Schieberegister wird eine Zykluslänge von acht oder neun PUNKTS TAKTen auf Leitung 601 haben, abhängig vom MÖ-Signalzustand auf

£ Leitung 410. Wenn M9 auf Leitung 410 den logischen Wert

[I 1 hat, (9-Punktemodus ausgewählt), fügt der D-Flip-Flöp

&Ggr; 65 eine zusätzliche Periode des PUNKTE TAKTs innerhalb

Si der zweiten Hälfte des

Schiebereaister-RückkoDDlunaszvklus über die Leituna

«01 ein. Das Signal -ZEICHEN TAKT auf Leitung 119 ist

fi der Takt, der zum takten der CRT-Steuerschaltung 10 aus

Figur IC dient. Signale auf den Leitungen 607, 608, 609

>j und 610 (im 9-Punkte-Modus) werden alle wie Signale

-ZEICHEN TAKT auf Leitung 119 aussehen, aber jeweils um ji einen PUNKTE TAKT phasenverschoben sein (Leitung 601) .

&udiagr; Das ATRS/-L-Signal auf Leitung 120 wird von der Attri-

S butsteuereinheit 18 in Figur IC benutzt und durch den

NAND-Block 64 erzeugt. Das Signal -ZEICHEN TAKT auf Leitung 119 und die Signale 609 und 610 bilden die Eingänge für den NAND-Block 64. Das zeitliche Verhalten des ATRS/-L-Signals auf Leitung 120 ist in den Figuren 7A, 7B und 7C wiedergegeben. Das Signal -ZYKLUS ANFORDERUNG auf Leitung 211 wird dazu benutzt, dem Niedergeschwindigkeitsarbiter 23 mitzuteilen, daß ein CRT-Speicherzyklus durchgeführt werden muß. Das Signal &iacgr; -ZYKLUS ANFORDF"^TTNG auf Leitung 211 wird durch den

': NAND-Block 67 erzeugt. Der Ausgang des ODER-Schalt-

kreises 68 (Signal auf Leitung 212) dient als Freisehaltung für das Signal -ZYKLUS ANFORDERUNG. Das Signal -ZYKLUS ANFORDERUNG auf Leitung 211 wird dann erzeugt, wenn das Signal FREIER ARBITER auf Leitung 212 aktiv ist, d.h. wenn die ausgewählte Frequenz PUSS-: TAKT (Leitung 601) der durch zwei dividierte Mastertakt ist, oder wenn die Schieberegister 17 in Figur IC für Mehrfach-Schiebebetrieb programmiert sind, wie es durch

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das Signal auf Leitung 615 mit logischem Wert 1 angezeigt wird.

Mehrfach-Schiebebetrieb bedeutet, daß die Daten des Videospeichers 13 nicht in jedem Zyklus des Signals -ZEICHEN TAKT auf Leitung 119 die CRT-Verriegeler (Figur IC) angesteuert werden müssen. Zur Verfügung stehende Modi verriegeln die Daten des Videospeichers 13 jeden zweiten oder vierten Zyklus des - ZEICHEN TAKTs 119. Signale auf den Leitungen 618 und 619 werden in den Mehrfachschiebebetrieb als sekundäre FreischaltungssignaIe benutzt, die eine Aktivierung der -ZYKLUS ANFORDERUNG (Leitung 211) in jedem zweiten oder vierten Zyklus des Signals -ZEICHEN TAKT auf Leitung 119 erlauben. Der UND-ODER-Block 66 erzeugt auf der Leitung 612 ein Signal, welches das endgültige Ausgangssignal des NAND-Blocks 67 ist. Das Signal auf Leitung 612 wird ¹ immer dann erzeugt, wenn der Zyklus -ZEICHEN TAKT }.

(Leitung 119) in einer von beiden Positionen dea PUNKT !J

TAKTs (Leitung 601) ist. Welche Position des PUNKT ,

TAKTe benutzt wird, hängt davon ab, ob die Frequenz des &Ggr; PUNKT TAKTe gJLeich dem Signal TAKT auf Leitung 201 ist, \ oder ob das Signal TAKT auf Leitung 201 durch zwei !·

dividiert wurde. Das Signal PUNKTE RATE auf Leitung 602 i wählt den UND-An teil dee UND/ODER-Blocke 66 aus, der für die Auewahl der Position PUNKT TAKT verantwortlich ! let.

In den Modi, in denen daa Signal PUNKT TAKT auf Leitung 601 die gleiche Frequenz hat wie das Signal TAKT auf Leitung 201, let da&bgr; Signal auf Leitung 612 das logische UND dee Signale -ZEICHEN TAKT auf Leitung 119 und dee Signale auf der Leitung 607. In den Modi, in denen PUNKT TAKT 601 die halbe Frequenz dee TAKTe 201 hat,

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ist das Signal auf Leitung 612 das logische UND der Signale auf den Leitungen 608 und 609.

Der Grund für die Variation der Position des Signals 612 und demzufolge der ZYKLUS ANFORDERUNG auf Leitung 211 bei den hohen und niederen Punkte-Raten liegt in der Position der zugeordneten CRT-Speicherzyklen, so daß es zwei oder mehrere verfügbare Speicherzyklen für die CPU innerhalb jedes CRT-Zyklus gibt. Dies verhindert, daß sich CRT- Zyklen ansammeln und der CPU aufgezwungen wird, zu jeder gegebenen Zeit auf einen verfügbaren Speicherzyklus länger zu warten.

Das S/-L-Signal auf Leitung 118 steuert das Laden und Verschieben des Video-Schieberegisters 17 der Figur IC. Das S/-L-I18 Signal auf Leitung 118 wird durch den NAND-Block 74 erzeugt und verwendet das ATRS/-L-Signal auf Leitung 120 als einen seiner Eingänge. Die anderen beiden Eingänge sind Signale auf den Leitungen 618 und 619, die als Freischaltsignale dienen und es erlauben, daß S/-L-Signale auf Leitung 118 als ATRS/-L-Signale auf Leitung 120 jeweils bei jedem ersten, zweiten oder vierten Zyklus ZEICHEN TAKT (119) erscheinen. Signale auf den Leitungen 618 und 619 werden durch T-Flip Flops (TFF) 72 und 73 erzeugt, die als Zwei-Bit-Wollenzähler (ripple counter) auegebildet sind und durch das Signal auf der Leitung 608 getaktet werden. Das Signal auf der Leitung 608 wird so ausgewählt, daß den Ausgängen der Flip-Flops Zeit zur Stabilisierung gegeben wird, ehe eich das ATRS/-L- Signal auf Leitung 120 ändert. Der ODER-Schaltkreie 69, UND-Schaltkreis 70 und ÜND-Schaltkreis 71 werden zur Steuerung des Flip-Flop-Betriebe benutzt. Wenn das - SYNCl-Signal auf Leitung 113.1 im unteren Pegel ist, werden die Flip Flops zurückgesetzt gehalten und das S/-L-Signal auf

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Leitung 118 sieht identisch wie das ATRS/-L-Signal auf Leitung 120 aus. Das - SYNCl-Signal auf Leitung 113.1 wird durch die CRT-Steuerschaltung 10 in Figur IC erzeugt und synchronisiert die Zwei-Bit-Zähler auf den Anfang der horizontalen Abtast-Zeile auf dem Bildschirm. -SYNCl-Signal 113.1 ist ähnlich dem Signal HORIZONTALE WIEDERGABE FREISCHALTUNG auf Leitung 113.3. Wenn das -SYNCl- Signal auf Leitung 113.1 im hohen Pegel ist, steuern das SL2-Signal auf Leitung 604 und SL4-Signal auf Leitung 605 die Flip-Flops 72 und 73. Das SL2-Signal auf Leitung 604 und SL4-Signal auf Leitung 605 sind Einzel-Bit-Ausgänge eines Software programmierbaren Registers. Wenn das SL2-Signal auf Leitung 604 den logischen Wert 1 hat, dann ist es dem Flip-Flop 72 wrlaubt, zusammen mit dem Signal auf Leitung 608 umzuschalten, was zur Folge hat, daß das S/-L-Signal auf Leitung IK jeweils während jedes zweiten Signals -ZEICHEN TAKT auf Leitung 119 erscheint. Wenn das SL4-Signal auf Leitung 605 logisch 1 ist, dann ist es beiden Flip Flops 72 und 73 erlaubt umzuschalten, was zur Folge hat, daß das S/-L-Signal auf Leitung 118 jeweils während jedes vierten Zyklus -ZEICHEN TAKT (Leitung 119) erscheint.

Figur 3 zeigt die Logik, die den Steuerungsteil dee Speicherzyklusarbiters 11 für die Verriegelungsschnittstellen ausmacht. Das Signal CRT-VERRIEGELUNG auf Leitung 111 wird durch den NAND-Block 32 erzeugt, dessen Eingänge MUX auf Leitung 204 und ein Signal auf Leitung 301 sind, welches der Ausgang des Schieberegisters 30 ist. Das MUX-Signal auf Leitung steuert die Gestalt und das zeitliche Verhalten des Signals CiRT-VERRlEGELUNG auf Leitung 111, während das Signal auf Leitung 301 ein Freischalteeignal ist, weIch«s vom Signal ARBITER AUSGANG auf Leitung 210

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abgeleitet und um drei Taktperioden (Leitung 201) verzögert ist. In einer ähnlichen Art und Weise wird das Signal CPU-VERRIEGELUNG auf Leitung 112 durch den NAND-Block 33 erzeugt. Die Eingänge des NAND-Blocks werden durch das MUX-Signal auf Leitung 204 und das Signal auf Leitung 301 gesperrt sowie vom Signal -CPU-LESEN auf Leitung 106 und dem Signal auf Leitung 304. Das Signal -CPU-LESEN auf Leitung 106 ist p-n Steuerungssignal von der CPU 2, das anzeigt, daß die CPU 2 aus dem Videospeicher 13 lesen will. Das Signal auf Leitung 304 ist der Ausgang des D-Flip-Flops 36 und zeigt an, daß der aktuelle Videospeicher-Zyklus 13 tatsächlich gerade von der CPU benutzt wird. Das CPU/CRT-Signal auf Leitung 109, welches in Figur IC für die Steuerung des MUX-Blocks 12 benötigt wird, wird durch den NAND-Block 43 erzeugt.

Wenn der aktuelle Speicherzyklus der CPU zugeteilt ist (ARBITER AUSGANG auf Leitung 219 im oberen Pegel) und wenn die CPU den Zyklus tatsächlich benutzt (Signal auf Leitung 303 im oberen Pegel), dann wird das CPU/CRT-Signal auf Leitung 109 im unteren Pegel sein, um den CPU-Adreßeingang des MUX-Blocks 12 auszuwählen. Das WE-Signal auf Leitung 110.3 ist ein Steuerungssignal zum Videospeicher 13 welches eine Schreiboperation anzeigt. Das WE-Signal auf Leitung 110.3 wird durch den ÜND-Schaltkreis 37 erzeugt, dessen Eingänge ein Signal auf Leitung 304, ein Signal -CPU-SCHREIBEN auf Leitung 107 und das Signal auf Leitung 301 sind, die alle Freigabesignale sind, und ein Signal auf Leitung 300, welches die Gestalt und das zeitliche Verhalten des WE-Signale auf Leitung 110*3 steuert. Signale auf den Leitungen 301 und 304 sind wie oben beschrieben, während das Signal -CPU-SCHREIBEN auf Leitung 107 ein Steu^rungssignal der CPU ist, welches anzeigt, daß die

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CPU in den Videoepeicher 13 schreiben möchte. Das Signal auf Leitung 300 ist die logische ODER-Verknüpfung des MUX-Signale mit dem RAS-Signal auf Leitung 110.3; vom Videospeicher 13 aus gesehen, wird Leitung 110.3 aktiv, wenn das RAS-Signal auf Leitung 110.1 steht und es wird um einen Taktzyklus (Leitung 201) vorher inaktiv, ehe das CAS-Signal auf Leitung Iiö.2 inaktiv wird. Dieses zeitliche Verhalten des WE-Signals auf Leitung 110.3 erfüllt die Spezifikation eines Videospeichers 13 mit dynamischen RAMs.

Das Signal BEREIT auf Leitung 108 wird durch den NAND-Block 41 wie folgt erzeugt: im inaktiven Zustand, in dem das Signal -CPU-LESEH auf Leitung 106 und das Signal -CPU-SCHREIBEN auf Leitung 107 inaktiv sind (im oberen Pegel) zieht der NAND-Block 42 das Signal auf Leitung 306 in den unteren Pegel, setzt die D-Flip Flops 39 und 40 zurück und hält das Signal BEREIT auf Leitung 108 aktiv (im oberen Pegel). Wenn die CPU einen Videospeicher-13-Zyklus benötigt, in dem sie das Signal -CPU-LESEN auf Leitung 106 oder das Signal -CPU-SCHREIBEN auf Leitung 107 aktiviert, wird das Signal auf Leitung 306 in den hohen Pegel gehen und das Signal BEREIT auf Leitung 108 wird inaktiv werden (im unteren Pegel). Die CPU wird den momentanen Zustand des Signals -CPU-LESEN auf Leitung 106 und das Signal -CPU-SCHREIBEN auf Leitung 107 solange beibehalten, bis das Signal BEREIT auf Leitung 108 erneut in den oberen Pegel fibergeht. Der logische Wert 1 des Signals 306 wird im D-Flip-Flop 35 durch das Signal auf Leitung 302 verriegelt, welches die UND-VerknÜpfung des Signals ARBITER AUSGANG auf Leitung 219 und des Signals ARBITER TAKT auf Leitung 206 ist. Der ÜND-Schaltkreis 34 führt diese Funktion. Das Signal auf Leitung 302 ist ein Takt, der erscheint- wenn der nicfaste Zyklus des

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Videospeichers 13 der CPU zur Verfügung steht. Der Ausgang des D-Flip Flop 35 wird dem D-Flip Flop 36 als Daten zugeführt. Die Hinterflanke des CAS-Signals auf Leitung 110.2 zeigt das Ende des aktuellen Zyklus des Videospeichers an und wird dazu benutzt, diese Daten in den D-Flip-Flop 36 einzusteuern und bildet so das Signal auf Leitung 304, welches dann, mit seinem hohen Pegel anzeigt, daß der neue aktuelle Zyklus des Videospeichere 13 von der CPU benutzt wird. Der NAND-Block 38 benutzt Signale auf den Leitungen 304 und 301, um das RAS-Signal auf Leitung 110.1 als Takt für das D-Flip-Flop 39 freizuschalten. Die Hinterflanke des RAS-Signals auf Leitung 110.1 des CPU-Videospeicher-13-Zyklus verriegelt einen logischen Wert 1 in den D-Flip-Flop 39. Das Signal auf Leitung 307 geht in den unteren Pegel, setzt den D-Flip Flop zurück und das Signal 308 geht in den oberen Pegel. Die Hinterflanke des CAS-Signals 110.2 taktet den oberen Pegel des Signals 308 in den D-Flip-Flop 40, das Signal 309 in den unteren Pegel und das Signal BEREIT auf Leitung 108 in den oberen Pegel, womit es der CPU anzeigt, daß der Zyklus des Videospeichers 13 abgeschlossen ist. Die Hinterflanke des CAS-Signals auf Leitung 110.2 wird den niederen Pegel des Ausgangs des D-Flip-Flop 35 in den D-Flip-Flop 36 takten, wobei das Signal auf Leitung 304 in den unteren Pegel geht.Der Schaltkreis wird in diesem Zustand bleiben bis day Signal -CPU-LESEN auf Leitung 106 oder das Signal -CtU-SCHREIBEN auf Leitung

107 beide wieder im oberen Pegel sind» Zu diesem Zeitpunkt wird der NAND-Block 42 das Signal auf Leitung 306 wieder im unteren Pegel halten, die D-Flip-Flops 39 und 40 zurücksetzen und das Signal BEREIT auf Leitung

108 durch das NAND 41 int oberen Pegel halten. Der Schaltkreis wird in diesem Zustand bleiben bis die CPU erneut äas Signal -CPO-LESEN auf Leitung 106 oder das

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Signal -CPU-SCHRfilöfiN auf Leitung 107 aktiviert. Damit überwacht der Videoarbiter den Status der Bildschirmwiedergabe, und wenn er festeteilt, daß die Bildschirmwiedergabe nicht aktiv werden wird, wird die CPU freigeschaltet, um den Zyklus oder die Zyklen, in denen die Bildschirmwiedergabe nicht aktiv ist, für sich zu nehmen.

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Claims

ANSPRÜCHE

1. Schaltkarte für einen Rechner zur Steuerung der Wiedergabe von Daten auf einem Rasteranzeigegerät (CRT) (1), mit einer Victeoschaltung (10) und einem Datenspeicher (13), zu dem die Videoschaltung (10) und der Prozessor (2) des Rechners konkurrierend zugreifen,

dadurch gekennzeichnet,

daß eine Arbitrierungsschaltung (11) vorgesehen ist, die Zustandssignale von der Videoschaltung empfängt und dem Prozessor Zugriffe ium Speicher zuteilt, wenn das Rasteranzeigegerät inaktiv ist oder während Zyklen des Rasteranzeigegeräts, in denen keine Anzeige erfolgt.

2. Schaltkart«j nach Anspruch 1, dadurch gekennzeichnet,

daß die Arbitrierungsschaltung einen Hochgeschwindigkeitsarbiter (22) und einen Niedergeschwindigkeitsarbiter (23) enthält, wobei der Hochgeschwindigkeitsarbiter Zugriffe der Videoschaltung und der CPU auf den Video-Speicher nur in bestimmten CPU-Zyklen erlaubt und der Niedergeechwingigkeitsarbiter der Videoschaltung Zugriff nach dem Prinzip Anforderung /Bestätigung erlaubt und der CPU sowohl in den Wiedergabezyklen, in denen die Rasteranzeige inaktiv ist, ale auch in den Nichtwiedergabeintervallen der Rasteranzeige.

3. Schaltkarte nach Anspruch 1 oder 2 dadurch gekennzeichnet,

daß sie in einem ersten Teil (ASTA) enthältj

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2 -

einen Hochgeschwindigkeitsarbiter (22) in Form eines Zählers, um feste Zyklen für den Zugriff der Videoschaltung und der CPU auf den Videospeicher festzulegen,

einen Niedergeschwindigkeitsarbiter (23) in der Form eines Verriegelers, um Zugriff nach dem Prinzip Anforderung/Bestätigung festzulegen, und

einen Multiplexer (24) der auswählt, ob der Hochgeschwindigkeits- oder der Niedergeschwindigkeits-Arbiter Zugriff zum Videospeicher erhält und der ein Hochgeschwindigkeits-ZNiedergeschwindigkeits-Modusssignal erzeugt; und

daß ein zweiter Teil (AISTA) vorgesehen ist, der auf das Modussignal anspricht, und als aktiver/ inaktiver Bildschirmzeit-Arbiter dient und eine Logikschaltung enthält, um die Anwesenheit oder Abwesenheit horizontaler bzw. vertikaler Wiedergabeeignale zu überwachen, wobei die LogikschaltuD-gen betätigbar sind, wenn ein Signal in einem der Modi empfangen wird, und das CRT aktiv ist, um ein Speicherzuweisungssignal an die Videoschaltung zu übermitteln und die weiterhin betätigbar sind, wenn ein Niedergeechwindigkeite- oder Bochgeschwindigkeite-Mcduaeignal aus dem ersten Teil der Schaltkarte empfangen wird, aber sowohl das horizontale ale auch das vertikale Wiedergabe»ignai abwesend sind, rm ein Signal abzugeben, das den Zugriff der CPU auf den Videoepeicher innerhalb dee nächsten anstehenden Speicherzyklus erlaubt.

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4. Schaltkarte nach einem der Ansprüche 1 bis 3, gekennzeichnet, durch die Merkmale»

die Arbitrierungeschaltung (11) sendet ein CPU/CRT-Adreßauswahlsignal (109) zum Multiplexer

(12) ,um wahlweise entweder CRT-Schaltkarte-Adreßsignale oder

CPU-Adreßsignale für den Videospeicher- Zugriff

(13) zu liefern, Taktsignale (119) und Video Steuer Signale (110) , um die Grafiksteuereinheit

(14) zu aktivieren und einen

Schreibvideospeicherzyklus (103) für das Schreiben der CRT-Daten (von der CPU 2) in den Videospeicher (13) anzustoßen, ferner Steuefüngssignale (110, 112), um CPU-Verriegeler (15) und eine Grafiksteuereinheit (14) für das Lesen der CRT-Daten aus dem Videospeicher (13) zur CPU 2 zu aktivieren, weiterhin Steuerungesignale (110, 111, 118, 120) zur Aktivierung von CRT-Verriegelern (16), eines Schieberegisters (17) und einer Attributsteuereinheit (18) für das Lesen der CRT-Daten aus dem Videospeicher (13) , wodurch die Arbitrierungsschaltung (11) den Zugriff der Videoschaltung (10) und der CPU (2) zum Videospeicher (13) steuert und normalerweise in einem Zugriffsmodus eine Arbitrierung durchführt, und der Videoschaltung (10) und der CPU (2) Zugriff zum Videospeicher auf der Basis festgelegter Zyklen zu erlauben, so daß die GPU (2) auf den Videospeicher (13) nur während festgelegter CPU Zyklen und CRT-Nichtwiedergabezeiten zugreifen kann, aber nicht während Zyklen, die für die Videoschaltung (10) festgelegt sind, und wodurch die Arbitrierungsschaltung (11) in einem zweiten Zugriffsmodus arbeiten kann in der der Zugriff der

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Videoschaltung (10) auf den Videospeicher auf der Basis Anforderung/Bestätigung erfolgt/ so daß die CPU (2) durch diesen zweiten Modus der Arbitrierung In der Lage 1st, den Videospeicherzugriff (13) sowohl während den CRT inaktiven Wiedergabe- als auch Nichtwiedergabezyklen durchzuführen.

5. Schaltkarte nach einem der Ansprüche 1-4, dadurch gekennzeichnet,

daß sie als Adapterkarte für einen Personal Computer ausgebildet ist.

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