JPS59116846A

JPS59116846A - 中央演算装置の制御装置

Info

Publication number: JPS59116846A
Application number: JP23112282A
Authority: JP
Inventors: Koji Fujita; 耕治藤田; Yoshio Abe; 阿部　能夫; Tadashi Kubota; 正久保田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-12-23
Filing date: 1982-12-23
Publication date: 1984-07-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は映像表示装置に用いることができる中央演算装
置の制御装置に関する。

従来例の構成とその問題点従来の映像表示装置は、第１図に示すようにデータバス
ラインを分離せずに中央演算装置期間（１）と表示期間
（２）を時分割して、中央演算装置期間（１）にのみに
中央演算装置〔以下、ＣＰＵと称す〕が必要とするパル
ス、具体例としては、モトローラ社製、品番Ｍ６８０９
Ｅはおいてはクロック信号Ｑ、　Ｅを出力していた。し
かしながら、上記のような構成においては高速なＣＰＵ
を用いたとしても表示期間（２）でデータバスラインが
衝突するので処理できず、仮にデータバスラインを分離
したとしても画像メモリをアクセスする場合の問題があ
った。

発明の目的本発明は高速動作の可能な中央演算装置の制御装置を提
供することを目的とする。

発明の構成本発明の中央演算装置の制御装置は、中央演算装置側の
データバスラインを画像表示メモリ側のデータバスライ
ンを分離する双方向バッファと、基本クロックとこの基
本クロックを分周した出力および中央演算装置の状態表
示信号を入力して画像表示メモリを制御する信号と中央
演算装置に必要なりロック信号および前記双方向バッフ
ァを制御するパルスを出力する制御回路とを設け、中央
演算装置が画像表示メモリをアクセスしない時には前記
双方向バッファによる結合をオフすると共に画像メモリ
表示期間にも中央演算装置に必要なりロック信号を供給
し、中央演算装置が画像表示メモリをアクセスする時に
は前記双方向バッファによる結合を中央演算装置期間に
オンし画像メモリ表示期間にオフすると共に画像メモリ
表示期間に中央演算装置にり・ロック信号を入力しない
ようにして画像表示処理を行なうことを特徴とする。

実施例の説明以下、本発明の一実施例を第２図〜第４図に基づいて説
明する。

第２図は本発明の一実施例におけるＣＰＵ制御装置の構
成図を示す。第２図において点線内は本発明の構成図で
ある。（５）は発振回路、（６）は発振回路（５）から
出力された基本クロック（至）を分局するカウンタ、（
７）は制御回路、（８）は双方向バッファである。

制御回路（７）は基本クロック（至）とカウンタ（６）
から出力されたステージ信号α◆とＣＰＵブロック（９
）から出力された状態表示信号（ト）とを入力して、Ｃ
ＰＵブロック（９）にＣＰＵクロック０・を出力し、双
方向バッファ（８）にバッファ制御信号α力を出力し、
画像表示メモリＱ□に画像メモリ制御信号（１）を出力
し、マツチプレクサ（ロ）にアドレスセレクト信号（財
）を出力する。

双方向バッファ（８）は、ＣＰＵブロック（９）のＣＰ
Ｕデータバス（７）と画像表示メモリ０１のメモリデー
タバス００との間に介装されており、ＣＰＵブロック（
９）が画像表示メモリＯＱをアクセスしない時にはＣＰ
Ｕデータバス（至）とメモリデータバスａ嗜とを切り離
しておき、ＣＰＵブロック（９）が画像表示メモリＯＱ
をアクセスする時だけＣＰＵデータバスに）とメモリデ
ータバス（ＩＩとを結合させるよう、双方向バッファ（
８）は制御回路（７）のバッファ制御信号（ロ）で制御
されている。

マルチプレクサａηは、ＣＰＵ期間ではＣＰＵブロック
示メモリａＱをアクセスできるように構成されている。

また、マルチプレクサαηは、表示期間では表示アドレ
ス発生部＠から出力される表示アドレスバスに）をメモ
リアドレスバスに）と結合させて表示アドレス発生部（
２）から画像表示メモリα０をアクセスできるように構
成されており、マルチプレクサＱ珍のＣＰＵ期間と表示
期間との切換えは、制御回路（７）からのアドレスセレ
クト信号Ｑ４１で指示されている。

このように、データバスラインを切り離すように構成し
たため、ＣＰＵブロック（９）が画像表示メモリａ１を
アクセスしなければ表示期間においてもＣＰＵブロック
（９）を動作させることができる。そし　゛て表示期間
にＣＰＵブロック（９）が画像表示メモリ０Ｑをアクセ
スしようとすれば、制御回路（７）が状態表示信号（至
）を入力してその状態を把握し、ＣＰＵクロックＱφを
引き延してＣＰＵブロック（９）の動作を次のＣＰＵ期
間まで遅もせ、かつ双方向バッファ（８）を制御して表
示期間ではＣＰＵデータバス（８）とメモリデータバス
０９とを結合させず、次のＣＩ）Ｕ期間に結合させてパ
スラインを衝突させずにＣＰＵブロック（９）が画像表
示メモリｏＱに読み書きできるようにしている。

次に以上に説明した動作をタイミング図を用いて説明す
る。第８図はＣＰＵブロック（９）が画像表示メモリ０
１をアクセスしない場合のタイミング図である。メモリ
データバスＯＩは表示期間（２）だけアクティブになる
が、ＣＰＵデータバス（至）はＣＰＵ期間（１）と表示
期間（２）の何れにおいてもアクティブになりうる。こ
のとき双方向のバッファ（８）はＣＰＵデータバスθ枠
とメモリデータバスａ場とを結合させないため、パスラ
インが衝突することはない。第４図はＣＰＵブロック（
９）が画像表示メモリ（１１をアクセスする場合のタイ
ミング図である。表示期間（２）でＣＰＵブロック（９
）が画像表示メモリ００をアクセスすれば、ＣＰＵクロ
ックＯｔ９〔例えば前記ＱとＥ〕をＣＰＵ期間（１）ま
で引き延ばしてＣＰＵ期間（１）で画像表示メモリ（Ｉ
Ｉに読叢きする。その場合、ＣＰＵデータバス（至）は
表示期間（２）でもアクティブになるが（書込む場合）
、バッファ制御信号Ｏηで双方向バッファ（８）を制御
してＣＰＵデータバスａ樽とメモリデータバスＯすとが
結合しないようにしている。ＣＰＬＪ期間（１）ではバ
ッファ制御信号Ｑηで双方向バッファ（８）を制御して
ＣＰＵデータバス（へ）とメモリデータバス０１とを結
合〔結合区間Ｊ〕させてＣＰＵブロック（９）と画像表
示メモリ（１０とでデータのやりとりができるようにし
ている。

発明の効果以上の説明から明らかなように本発明の中央演算装置の
制御装置によると、表示期間にもＣＰＵクロックを出力
し、期示期間にＣＰＵが画像表示メモリをアクセスしよ
うとした時だけＣＰＵクロックを次のＣＰＵ期間まで引
き延ばして、ＣＰＵ期間にアクセスさせることにより従
来に比べてＣＰＵ処理が約２倍にスピードアップされる
という優れた効果が得られる。

【図面の簡単な説明】

第１図は従来の映像表示装置における中央演算装置のク
ロックのタイミング図、第２図は本発明の中央演算装置
の制御装置の一実施例における構成図、第３図は本発明
の画像表示メモリをアクセスしない場合のタイミング図
、第４図は画像表示メモリをアクセスする場合のタイミ
ング図である。（１）・・・ＣＰＵ期間、（２）・・・表示期間、（５
）・・・発振回路、（６）・・・カウンタ、（７）・・
・制御回路、（８）・・・双方向バッファ、（９）・・
・ＣＰＵブロック、　（１１・・・画像表示メモリ、Ｏ
ｐ・・・マルチプレクサ、＠−・・表示アドレス発生部
、（至）・・・基本クロック、α◆・・・ステージ信号
、（至）・・・状態表示信号、αＱ・・・ＣＰＵクロッ
ク、ａη・・−バッファ制御信号、（至）・・・ＣＰＵ
データバス、ａす用メモリデータバス、に）・・・画像
メモリ制御信号、（ハ）・・・ＣＰＵアドレスバス、（
イ）・・・表示アドレスバス、（イ）・・・メモリアド
レスバス、Ｍ・・・アドレスセレクト信号代理人　森本義弘

Claims

【特許請求の範囲】

１、中央演算装置側のデータバスラインと画像表示メモ
リ側のデータバスラインとを分離する双方向バッファと
、基本クロックとこの基本クロックを分周した出力およ
び中央演算装置の状態表示信号を入力して画像表示メモ
リを制御する信号と中央演算装置に必要なりロック信号
および前記双方向バッファを制御するパルスを出力する
制御回路とを設け、中央演算装置が画像表示メモリをア
クセスしない時には前記双方向バッファによる結合をオ
フすると共に画像メモリ表示期間にも中央演算装置に必
要なりロック信号を供給し、中央演算装置が画像表示メ
モリをアクセスする時には前記双方向バッファによる結
合を中央演算装置期間にオンし画像メモリ表示期間にオ
フすると共に画像メモリ表示期間に中央演算装置にクロ
ック信号を出さないようにして画像表示処理を行なう中
央演算装置の制御装置。