DE3418248A1

DE3418248A1 - Datenverarbeitungsanlage mit einer anordnung zur datenuebertragung zwischen einem speicher und einem zentralen prozessor

Info

Publication number: DE3418248A1
Application number: DE19843418248
Authority: DE
Inventors: Russell George Cranford N.J. Ott
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1983-05-16
Filing date: 1984-05-16
Publication date: 1984-11-22
Also published as: GB2141270A; SE8402598L; GB2141270B; FR2546320B1; GB8411758D0; SE8402598D0; IT1178474B; SE457672B; US4692859A; IT8420666A1; IT8420666A0; DE3418248C2; FR2546320A1

Description

RCA 79114 Dr.v.B/Ri

RCA Corporation
New York, N.Y. 10020, V.St.A.

Datenverarbeitungsanlage mit einer Anordnung zur Datenübertragung zwischen einem Speicher und einem zentralen

Prozessor

Die vorliegende Erfindung betrifft eine Einrichtung gemäß dem Oberbegriff des Patentanspruchs 1 und ein Verfahren gemäß dem Oberbegriff des Patentanspruchs 4. Insbesondere betrifft die Erfindung generell eine Übertragung von Daten zwischen einem Speicher und einer zentralen Prozessoreinheit (CPU) in beiden Richtungen und zwar eine Übertragung von Daten mit erheblich erhöhter Geschwindigkeit durch serielle Mehrfachbyte-Datenübertragung .

Beim Stand der Technik geht der Übertragung jedes Datenbytes gewöhnlich eine Adresse voran. Es müssen also abwechselnd Adressen und Daten übertra-jen werden, wobei für jede Datenübertragung eine Adresse erforderlich ist.

Bei der vorliegenden Erfindung wird ein einziges Adressenbyte erzeugt und dem Speicher von der Prozessoreinheit zugeführt und auf es folgt eine Mehrzahl von Datenübertragungen zum oder vom Speicher ohne daß ein weiteres Erzeugen von Adressen durch die Prozessoreinheit erforderlich ist.

Durch die Erfindung werden eine neue und verbesserte Einrichtung bzw. Datenverarbeitungsanlage und ein

Verfahren für die Verwendung in einer Datenverarbeitungsanlage geschaffen, um Daten von oder zu einem Speicher mit wahlfreiem Zugriff (RAM), der zugreifbare Wortplätze enthält, geschaffen. Gemäß der Erfindung bestehen wiederkehrende Zeitimpulse aus zusammenhängenden Zoitschlitzen, wobei jeder Zeitschlitz durch den N-ten Zählwert eines Zählers definiert ist; in dem zuerst auftretenden Zeitschlitz der benachbarten Zeitschlitze des Zeitimpulses wird ein anfängliches Adressensignal erzeugt; das anfängliche Adressensignal wird bei jedem N-ten Zählwert des Zählers weitergeschaltet und erhöht, um Datenadressensignale zu bilden, die zum Zugriff zu entsprechenden Speicherplätzen im Speicher verwendet werden, und beim Auftreten jedes N-ten Zählwerts des Zählers wird ein Datenwort in den durch das inkrementierte Adressensignal zugegriffenen Platz geschrieben oder aus diesem gelesen. Das anfängliche Adressensignal kann auch ein Lese/Schreibe-Kommandosignal enthalten, das zur Steuerung der Richtung (zu oder von) der Übertragung der Wörter bezüglich jedes Speicherplatzes verwendet wird, der während eines zweiten Teiles des Zeitintervalles zugegriffen wird.

Im folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnungen näher erläutert.

Es zeigen:

Figur 1 ein Blockschaltbild einer Datenverarbeitungsanlage gemäß der Erfindung;

Figur 2 eine grafische Darstellung der zeitlichen Relation zwischen Adressen- und Datenbytes bei einem bekannten Datenübertragungsverfahren; 35

Figur 3 eine grafische Darstellung der zeitlichen Beziehungen zwischen Adressen- und Datenbyten bei der vorliegenden Erfindung und

Figur 4 den zeitlichen Verlauf von Signalen bei einer anderen Ausführungsform der Erfindung.

Bei der folgenden Beschreibung sollen die in den Figuren 2, 3 und 4 dargestellten Schwingungen oder Signalverläufe anstelle von Schwingung oder Signal A der Figur 2 oder Schwingung B der Figur 3 einfach als Signal oder Schwingung 2A bzw. Signal oder Schwingung 3B bezeichnet werden.

Bei Figur 1 und 3 werden die Bits, die die Adressenbyte 100 des Signals 3B bilden und von den Datenbytes #1 bis #N gefolgt werden, seriell von der Datenschiene 164 an einen FIFO-Puffer 113, dann an ein Schieberegister 110 und dann an ein Datenschieberegister 112 über eine Leitung 114 übertragen- Ein solcher Bitzug wird auch dem Eingang eines Schieberegisters 118 zugeführt.

Kurz vor der Übertragung der Adressenbyte 100 des Signals 3B nimmt im Zeitpunkt t» ein Zählfreigabeimpuls (CE) 120 (Signal 3A) unter Steuerung durch eine Eingang/ Ausgang-(I/O) Datensteuerlogik 127 (Figur 1) seinen hohen Wert an, wodurch ein Flip-Flop 122 zurückgesetzt und außerdem ein Zähler 124 freigegeben wird. Der Zähler wird durch einen seriellen Zug von Taktimpulsen getaktet, die in einer seriellen Takterzeugungslogik 128 erzeugt und durch ein UND-Glied 109 dem Zähler 124 zugeführt werden, wenn das UND-Glied durch den hohen Wert des CE-Impulses 120 von der I/O-Stouorlogik 127 durchgcjschaltet wird. Der Taktimpulszug wird außerdem durch das UND-Glied 109 dem Eingang 130 des Datenschieberegisters 112 und dem Eingang 132 eines UND-Gliedes 116 zugeführt.

ϋα das UND-Glied 116 nun durch dan zurückgestellten Zustand dos Flip-Flops 122 durchgeschaltet ist, gelangen die· Takt.impu.lse von der Taktquellc 128 durch das UND-Glied 116 zum Schiebeeingang 135 des Schieberegisters 118 und verschieben in diesem die Daten, die der Daten-G ι nganqsklemme 134 voni Schieberegister 110 über die Leitung 114 zugeführt werden. Am Ende von 8 Taktimpulsen kehrt der Zähler 124 wieder in den Zustand mit dem Zählwert 0 zurück, wodurch das Flip-Flop 122 gesetzt und das UND-Glied 116 gesperrt wird, so daß die Schiebeimpulse abgeschaltet werden und verhindert wird, daß weitere Datenbits in das Schieberegister 118 eingegeben werden. Das Schieberegister 118 wird also nur die als erstes empfangene Byte (8 Bits) enthalten, bei der ^!5 es sich um die Adressenbyte handelt. Diese Adressenbyte wird bei Freigabe über die Leitung 140 beim Setzen des Flip-Flops 122 in den Zähler 138 eingegeben und wird im Speicher 150 den Speicherplatz zugreifen oder adressieren, der durch das nun im Zähler 138 stehende Adressonbyte definiert ist.

Der Inhalt der 7. Bitstelle des Schieberegisters 118, nämlich das letzte Bit der Adressenbyte 100 des Signals 3B bestimmt ob die Operation eine Lese- oder eine Schreiboperation ist. Wenn die 7. Bitstelle eine binäre 0 enthält, wird ein UND-Glied 144 durchgeschaltet, um ein Flip-Flop 146 zurückzustellen und dadurch eine Leseoporatlon vom Speicher zu bewirken (was durch eine 0 auf der Leitung 151 manifestiert wird). Wenn andererseits

JO die 7. Bitstelle des Schieberegisters 118 eine binäre 1 enthält, wird ein UND-Glied 154 durchgeschaltet, um das Flip-Flop 146 zu setzen und dadurch ein Schreibkommando an den Speicher 150 zu senden. Dieses Leseoder Schreibkommando wird für die ganze Gruppe von Datenbytes des Signals 3B andauern bis das nächste Adressenbyte mit einem neuen Lese/Schrcib-Kommando eintrifft.

Nach dem vollständigen Empfang des Adressenbytes des Signals 3B wird die Logik im gestrichelten Block 142 der Figur 1 inaktiv, bis das nächste Adressenbyte eintrifft, das im Signal 3B nicht dargestellt ist. Wie oben erwähnt werden jedoch die nach dem Empfang des Adressenbytes 100 eintreffenden Datenbytes vom Schieberegister 110 unter Steuerung durch das Taktausgangssignal der Taktquelle 128 und ohne Erzeugung weiterer Adressenbytes dem Datonschioberogister 112 zugeführt. Der Zähler 124 wird auf diese Taktimpulse von der Taktquelle 128 ansprechen, da er immer noch durch den Impuls CE auf der Leitung 156 freigegeben ist, und er wird alle 8 Taktimpulse durch seinen Vorrat von 8 Zählwerten durchzählen und alle 8 Taktimpulse beim Zählwert 0 einen Ausgangsimpuls auf eine Ausgangsleitung 158 liefern. Der beim Zählwert 0 auftretende Ausgangsimpuls wird dem Zähler 138 um eine Einheit weiter schalten, so daß der nächste Speicherplatz im Speicher 150 adressiert wird. Am Ende des Datenbytes N des Signals 3B wird der CE-Impuls 120 des Signals 3A im Zeitpunkt t.. wieder seinen niedrigen Wert annehmen und dadurch den Zähler 124 sperren, der seinerseits dann das Weiterschalten des Zählers 138 beendet, so daß kein Zugriff zu weiteren Speicherplatzen im Speicher 150 stattfindet.

Im Falle des Lesens von Daten aus dem Speicher 150 arbeitet die Logikschaltung im gestrichelten Block in der gleichen Weise wie im Falle einer Schreibfunktion in Ansprache auf das Adressenbyte, wie das Adre.ssenbyte 100, mit der Ausnahme, daß das Kommando für den Speicher 150 nun ein Lesekommando anstelle eines Schreibkommandos ist. Jedesmal wenn also der Zähler 124 auf den Zählwert 0 schaltet, empfängt das Datonschiebereqister Daten vom Speicher 150 unter Steuerung durch ein Ladesignal in Form der Rückflanke des Nullsignals vom Zähler 124.

Die in das Schieberegister 112 eingegebenen Daten werden über eine serielle Datenleseloitung 160 aus diesem Schieberegister zurück in das Schieberegister 110 gelesen, von wo sie in ein Pufferregister 111 und dann auf eine Datenr-jchiene 164 gelesen werden können, was alles in bekannter Weise erfolgen kann.

Man betrachte nun die UND-Glieder 101 und 103, die entweder den FIFO-Puffer 111 oder den FIFO-Puffer 113 freigeben, je nachdem ob Daten in den Speicher 150 geschrieben oder aus diesem gelesen werden sollen. Die UND-Glieder 101 und 103 sprechen auf das gleichzeitige Auftreten des von der t/0-Datensteuerlogik 127 ausgegebene Signal CE an, das in Figur 3A dargestellt ist, forner auf das beim Zählwert 0 auftretende Signal vom Zähler 124 auf der Leitung 97 und auf das Rücksetzausgangssignal bzw. das Setzausgangssignal des Flip-Flops 146, das entweder den FIFO-Puffer 113 oder den FEFO-Puffer 111 freigibt. Hierdurch wird der Zählwert 0 des Zählers 124 mit den Datenbytes synchronisiert, die vom Schieberegister 110 in das Datenschieberegister 112 gelesen oder alternativ aus dem Datenschieberegister. 112 in das Datenschieberegister 110 gelesen werden.

5 In das Schieberegister 110 wird also vom FIFO-Puffer erst dann ein Wort eingegeben, wenn der Zähler 124 auf den Zählwert 0 schaltet. Es wird auch erst ein Wort vom Schieberegister 110 in den FIFO-Puffer 111 eingelesen, wenn der Zähler 124 auf 0 schaltet.

Das Datenschieberegister 112 wird also mit einem Datenwort vom Speicher nur dann geladen, wenn gleichzeitig der Zählwert des Zählers 124 und ein Lesekommando auftreten, die beide zwei Eingängen des UND-Gliedes 129

jD zugeführt werden müssen. Nach Freigabe des UND-Gliedes 129 wird dann das Datenschieberegister 112 während der

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Ausleseoperation ein Wort vom Speicher laden. Andererseits wird ein vom Datenregister 112 in den Speicher 150 einzulesendes Datenwort erst dann eingelesen, wenn die Rückflanke des dem Zählwert 0 des Zählers 124 entsprechende Signal auftritt, das dem Freigabeeingang 139 des Speichers 150 zugeführt wird. Da ein Datenwort beim Zählwert 0 des Zählers 124 vollständig in das Datenregister 112 eingegeben ist, folgt daß das Einschreiben eines solchen Wortes in den Speicher 150 auch beim Auftreten der Rückflanke des Zählwerts 0 des Zählers 124 erfolgen kann.

Das Ausgangssignal des Serientaktgeneratori; 128 wird dem Datenschieberegister 118, dem Zähler 124 und dem Datenschieberegister 112 erst dann zugeführt, wenn das Flip-Flop 153 durch die positiv gerichtete Vorderflanke des Impulses CE von der I/O-Steuerlogik 127 gesetzt worden ist. Gleichzeitig mit der positiv gerichteten Vorderflanke des Signals CE wird der FIFO-Puffer 113 durch das Ausgangssignal des UND-Gliedes 103 freigegeben um das erste Wort, die 8 Bits enthaltende Adressenbyte, dem Schieberegister 110 zuzuführen, welches diese Adressenbyte dann in der oben beschriebenen Weise seriell der Dateneingangsklemme 134 des Schieberegisters 118 zuführt.

Am Ende der Übertragung der auf das Adressenbyte folgenden Daten in den oder aus dem Speicher 150 bewirkt die negativ gerichtete Rückflanke des Impulses CE von der I/O-Datensteuerlogik 127 eine Rückstellung des Flip-Flops 153, wodurch das Ausgangssignal der Serientaktgeneratorlogik 128 vom System abgeschaltet und außerdem das Flip-Flop 146 durch das ODER-Glied 119 in Vorbereitung für den Empfang des nächsten CE-Impulses zurückgestellt wird.

Genauer gesagt läßt die Rückstellung des Flip-Flops das UND-Glied 103 ansprechbereit, so daß das UND-Glied 103 beim Auftreten des nächsten CE-Impulses durchschaltet, so daß der FIFO-Puffer 113 freigegeben und dadurch das erste Byte der nächsten Transaktion im Schieberegister 110 und dann seriell über die Leitung 114 dem Schieberegister 118 zugeführt wird, wie oben beschrieben wurde.

Figur 4 zeigt die Relation der verschiedenen Zeitsignale SCK (serieller Takt), SDO (serielle Ausgangsdaten),
CE (Frcigabesignal) und SDI (serielle Eingangsdaten),
die auch in Figur 1 angegeben sind. Man sieht, daß die (positiv gerichteten) Vorderflanken der Taktimpulse,
die mit Taktimpuls //1, #2, und #8 bezeichnet sind,
eine Zeitspanne Ί' nach dem Vorliegen von Daten auf

der SDT-Leitung 114 (Figur 1) auftreten, wie die Kurve 4IJ zeigt. Diese Zeitspanne ermöglicht ein Einschwingen der Datensignale auf der Leitung, bevor sie durch die
Taktimpulse (Figur 4A) in das Datenschieberegister 112 oder in das Zählerregister 118 getaktet werden. Aus
demselben Grund werden die Daten auf der Schiene 114
noch eine gewisse Zeitspanne T„ nach dem Eintakten in
die Schieberegister 112 und 118 gehalten.

- L e e r s ο 11 e

Claims

Patentansprüche

einer zentralen Prozessoreinheit (μ Prozessor), einem Speicherplätze enthaltenden Random-Speicher (150), einer Eingangs/Ausgangs-Anordnung (112, ...), einer Anordnung (127) zum Erzeugen von Zeitimpulsen (CE), die das Auftreten von entsprechenden wiederholten Zeitintervallen markieren, und

einer Anordnung (110, ...) zum Übertragen von Speicherplatzadressen-Bytes (100, Fivj. 3B) für die Verwendung durch den Speicher während eines ersten Zeitabschnittes, der am Anfang jedes der sich wiederholenden Zeitintervalle (CE, Figur 3A) auftritt,
dadurch gekennzeichnet , daß

auf das Auftreffen jedes Adressenbytes innerhalb jedes der Zeitintervalle in einem zweiten Abschnitt jedes dieser Zeitintervalle das Auftreten von mehr als einem Datenwortbyte (Datenbyte #1, usw., Figur 3B) folgt, die zu oder von einem adressierten Platz des Speichers zu übertragen sind, und daß außerdem vorgesehen sind: eine Anordnung'(128, 109, ...) zum Erzeugen von Taktimpulsen;
eine erste Zähleranordnung (124), die in Ansprache auf die Taktimpulse (auf 158) ein Signal erzeugt, das jeweils das Ende eines empfangenen Bytes anzeigt; eine Anordnung (122, 116) zur Definition der Dauer des ersten Abschnittes und des folgenden, zweiten Abschnittes jedes Zeitintervalles; .

eine Anordnung (118) zum Empfang eines übertragenen Adressenbytes;

eine Logikschaltung (122, 138), die eine zweite Zähleranordnung (138) enthält, die in Ansprache auf die empfangenen Speicheradressenbytes jeweils den Zählwert der zweiten Zähleranordnung auf den nächsten Speicherplatz einstellt, der während des jeweiligen Zeitintervalles zu adressieren ist; eine Anordnung (CLK von 138), die die zweite Speicheranordnung jeweils in Ansprache auf das Auftreten des Signales während jedes gegebenen Zeitintervalles inkrementiert und

eine Anordnung (Decodierer von 150) zum Zugriff zu den Speicherplätzen in Abhängigkeit vom Inhalt der zweiten Speicheranordnung.
2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß in jedem Zeitintervall der Inhalt einer vorgegebenen (z.B. 7.) Bitstelle jedes Adressenwortbytes ein Lese- oder Schreibkommando für die folgenden Datenwortbytes im gleichen Zeit-

intervall bildet und daß die Logikschaltung außerdem eine Anordnung (144, 154, 119, 146) enthält, die unter Steuerung durch den Inhalt der vorgegebenen Bitstelle des Adressenbytes den Speicher für ein Einschreiben eines Datenwortes in den

Speicherplatz oder für ein Lesen aus dem Speicherplatz bereitmacht, welcher während des zweiten Zeitabschnittes des wiederkehrenden Zeitintervalles zugegriffen wurde.
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3. Datenverarbeitungsanlage nach Anspruch 2, gekennzeichnet durch eine eine Schieberegisteranordnung (112) enthaltene Datenhandhabungsanordnung (112, 129), welche (a) unter Steuerung durch das Lesekommando und das Signal von der ersten Zähleranordnung die aus dem Randomspeicher gelesenen Datenwortbytes speichert und (b) sonst unter Steuerung durch das Schreibkommando und das erste Signal von der ersten Zähleranordnung Datenwörter an die Speichereingangsanordnung liefert.
4. Verfahren zum übertragen von Datenwörtern, die aus Datenbits bestehen, zwischen einem Randomspeicher mit wahlfreiem Zugriff und einer zentralen Prozessoreinheit einer Datenverarbeitungsanlage, dadurch gekennzeichnet, daß innerhalb von wiederkehrenden Zeitimpulsen (CE, Fig. 3A) eine vorgegebene Anzahl aneinandergrenzender Zeitschlitze (100, Datenbyte #1, usw., Fig. 3B) erzeugt wird, wobei jeder Zeitschlitz durch den N-ten ("0") Zählwert eines bis N zählenden Zählers (124) definiert wird; daß ein anfängliches Adressensignal (Adressenbyte) im zuerst auftretenden Zeitschlitz innerhalb des Zeitimpulses erzeugt wird;

daß das Adressensignal bei jedem N-ten Zählwert des Zählers inkrementiert wird (in 138), und

daß während jedes zweiten und weiteren der anschließend auftretenden Zeitschlitze innerhalb des Zeitimpulses entsprechende Datenwörter zu oder von einem Wortplatz übertragen werden, der durch das inkrementierte Adressensignal zugegriffen würde.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Adressensignal ein Lese/Schreibe-Kommando (7. Bitstelle) enthält und daß außerdem die Richtung (zum oder vom) der Übertragung der Datenbytewörter bezüglich des Speichers in Abhängigkeit davon gesteuert wird, ob das Adressensignal ein Schreibkommando oder ein Lesekommando enthält, so daß während des Ubertragungsschrittes entsprechend der Lese/Schreibe-Kommandostelle in dem Adressensignal Datenwörter in die entsprechenden Speicherplätze geschrieben oder aus diesen gelesen werden.