DE2854782A1

DE2854782A1 - Datenverarbeitungssystem

Info

Publication number: DE2854782A1
Application number: DE19782854782
Authority: DE
Inventors: Barry Steven Manis; Douglas James Morgan
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1977-12-22
Filing date: 1978-12-19
Publication date: 1979-06-28
Also published as: US4229789A; JPS6142303B2; FR2412889B1; GB2011135A; GB2011135B; FR2412889A1; JPS5491153A; DE2854782C2

Description

28B4782

Beschreibun g:

Die Erfindung betrifft ein Datenverarbeitungssystem mit einem Schnellspeicher mit kleiner Kapazität und einem langsamen Speicher mit großer Kapazität und mit einer übertragungsvorrichtung zur Übertragung von Datenblöcken von dem langsamen Speicher zu dem Schnellspeicher und mit einer Übertragungssteuervorrichtung, durch die bei der Anforderung von Daten, die sich nicht in dem schnellen Speicher befinden, ein ausgewählter Datenblock in dem Schnellspeicher ersetzt wird.

Bekannte Datenverarbeitungssysteme der vorangehend definierten Art bedienen sich bei der Auswahl von zu ersetzenden Datenblöcken in einem ersten schnellen Speicher der relativen VerwendungsZeitpunkte dieser Blöcke, d.h. ein für den Austausch auszuwählender Block wird nach dem Kriterium der "längere Zeit nicht verwendet" ausgewählt. Somit können im Idealfall Datenblöcke fortlaufend abgerufen werden, entsprechend der auf diese bezogenen Referenzfolge und, wenn ein Ersatz notwendig wird, wird der Datenblock ausgetauscht, der die längste Zeit nicht mehr aufgerufen wurde. Diesem Prinzip liegt die empirisch ermittelte Tatsache zugrunde, daß die erst kurz zuvor aufgerufenen Datenblöcke wahrscheinlich in naher Zukunft wieder benötigt werden. Es wurde jedoch festgestellt, daß ein System, in dem eine vollständige und rigorose Verwendung dieser Ersatzkriterien Anwendung finden, aufwendig und somit teuer ist.

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In einem weiteren aus der US-Patentschrift 3541529 bekannten Datenverarbeitungssystem wird jeder der in dem ersten schnellen Speicher gespeicherten Datenblöcke markiert, wenn er verwendet wird und lediglich unmarkierte Datenblöcke werden für den Ersatz ausgewählt. Ein zusätzliches Kriterium für den Ersatz liegt in der Aufzeichnung der in dem ersten schnellen Speicher gespeicherten Datenblöcken, die verändert werden und, falls es nötig ist, wird ein nicht geänderter Block für den Ersatz ausgewählt. Wenn alle in dem ersten schnellen Speicher vorhandenen Datenblöcke markiert sind (da sie verwendet wurden) , erfolgt eine Löschung, d.h. die Datenblocks werden wieder als unmarkiert angesehen und das Auswahlverfahren wird in der vorangehend beschriebenen Weise weitergeführt.

Diese bekannte Art weist den Nachteil auf, daf, zumindest bei einigen Gelegenheiten ein erst sehr kürzlich verwendeter Datenblock für den Erstaz ausgewählt wird.

Es ist eine Aufgabe der Erfindung, ein Datenverarbeitungssystem aufzuzeigen, bei dem mit einfachen Mitteln ein Auswahlverfahren möglich wird, bei dem kurz zuvor verwendete Datenblocks nicht ersetzt werden.

Diese Aufgabe wird gemäß dem Kennzeichen des Patentanspruchs 1 gelöst. Weitere vorteilhafte Merkmale sind in den Unteransprüchen enthalten, sowie in dem Anspruch 6.

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Im folgenden wird die Erfinduncr anhand eines Ausführungsbeispiels beschrieben, wobei Bezug auf die beiliegenden Zeichnungen genommen wird. In diesen zeigen:

Fig. 1 ein Gesamtblockschaltbild eines Datenverarbeitungssystems ;

Fig. 2 eine schematische Darstellung eines Teils des in Fig. 1 gezeigten Systems;

Fig. 3 ein Flußdiagramm zur Beschreibung der Operationsfolge des in Fig. 2 gezeigten Teilsystems und

Fig. 4A und 4B detaillierte Darstellungen des in Fig. 2 gezeigten Teilsystems.

In Fig. 1 ist ein Datenverarbeitungssystem

dargestellt, das einen Rechner 12 und einen Hochgeschwindig-'-.eitsspeicher 14 enthält. Der Speicher 14 ist mit dem Rechner 12 verbunden und es werden Daten zwischen diesen beiden Vorrichtungen ausgetauscht. Desweiteren enthält das dargestellte Datenverarbeitungssystera einen Speicher 16, dessen Zugriffsgeschwindigkeit verhältnismäßig niedrig und dessen Speicherkapazität verhältnismäßig groß ist. In dem Speicher 16 werden Informationen gespeichert, die aus räumlichen Gründen nicht in dem Speicher 14 untergebracht werden können. Für bestimmte von dem Rechner 12 zu lösende Probleme werden jeweils die erforderlichen Daten von dem großen Speicher 16 zu dem Hochgeschwindigkeitsspeicher 14 übertragen. Bei manchen Informationsverarbeitungsaufgaben werden bestimmte Datenblöcke regelmäßig benötigt. Solche Datenblöcke werden deshalb von dem Speicher 16 in den Speicher 14 übertragen und verbleiben in diesem. Die Datenblöcke oder die "Seiten" werden als Einheit von dem langsamen Speicher 16 zu den Hochgeschwindigkeitsspeicher bzw. Schnellspeicher 14 übertragen.

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Es wurde festgestellt, daß erst kürzlich verwendete Datenblocks, die in dem Rechner 12 benötigt wurden, in naher Zukunft wahrscheinlich wieder benötigt, d.h. aufgerufen werden. Demgemäß enthalten die Übertragungsschaltung 18 und der assoziative Speicher 24 Logikschaltungen, mit denen in dem Schnellspeicher 14 befindliche, in der letzten Zeit nicht benötigte Datenblöcke ausgewählt werden, wenn zusätzliche Informationen von dem Rechner 12 angefordert und somit in den Schnellspeicher 14 eingegeben werden müssen.

Im folgenden wird die Arbeitsweise der Übertragungsschaltung 18 und des Assoziativspeichers 24 unter Bezugnahme auf Fig. 2 und Fig. 3 sowie auf die Figuren 4A und 4B im Detail beschrieben.

In Fig. 2 ist der assoziative Speicher

durch einen Block 24 dargestellt, in dem Raum für sechzehn Adressen oder Informationsblöcken von in dem Hochgeschwindigkeitsspeicher 14 von Fig. 1 gespeicherten Informationen vorhanden ist. Der Assoziativspeicher 24 enthält in jeder der sechzehn Speicherstellen die Adresse von dem Speicher 16, von den jeweils in dem Schnellspeicher 14 gespeicherten Informationen. Einem jeden Datenblock, auf den sich die Adresse im Assoziativspeicher 24 bezieht, ist ein "A" Ein-Bit-Register 26 und ein Satz von "B" Ein-Bit-Register 28 zugeordnet. Die Register 26 und 28 werden als "Verwendungsregister" bezeichnet und dienen zur Markierung der von dem Rechner 12 aufgerufenen im Schnellspeicher 14 gespeicherten Informationen, d.h. den in den Speicherplätzen 0 bis 15 des Assoziativspeichers 14 diesen Informationen bzw. Datenblöcken zugeordneten Adressen.

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Während des Betriebes werden die Verwendungsregister 26 und 28 in das "A"-Register 26 und das "B¹¹-Register 28 aufgeteilt, die abwechselnd aktiviert werden, d.h., daß der Schalter 30 eine der beiden Spalten A oder B auswählt und daß in die ausgewählte Spalte ein Verwendungsbit eingespeichert wird, und zwar in der Weise, daß der von dem Rechner aufgerufene Datenblock, der in dem Schnellspeicher 14 abgespeichert ist, gekennzeichnet wird.

In Fig. 2 hat der Schalter 30 die Spalte "B" des Registers 28 ausgewählt. Es wird darauf hingewiesen, daß in diesem Fall acht von sechzehn Einzelbits in dem "A"-Register 26 gespeichert sind. In dem "B"-Verwendungsregister 28 sind lediglich drei Markierungsbits vorhanden. Diese befinden sich in den Registerstufen O, 3 und 4. Es wird nun angenommen, daß der Rechner 12 in Fig. 1 eine Information aus dem Block 10 des Assoziativregisters 24 auswählt, die sich auf den im Schnellspeicher 14 gespeicherten Datenblock bezieht. Dadurch wird in dem "B"-Register 28 die "0" in eine "1" geändert, wodurch eine Markierung des Aufrufes des Blocks 10 erreicht wird.

Falls der Rechner 12 Informationen anfordert, die nicht in dem Schnellspeicher 14 vorhanden sind, ist es erforderlich, daß aus dem großen Speicher 16 ein Datenblock in den Schnellspeicher 14 übertragen wird. Dadurch entsteht die Frage, welcher der sechzehn Informationsblöcke im Schnellspeicher durch die neu aufzunehmende Information ersetzt werden soll. Für diese Entscheidung werden die Register 26 und 28 abgefragt, wobei die Speicherstellen 0-15 des Assoziativspeichers 24 getestet

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werden. Dies geschieht in der Weise, daß eine Abfrage der A-B-Bitpaare nach 0-0 von dem Inhaltsauswahlschaltkreis 32 durchgeführt wird. Der Auswahlkreis 32 stellt in dem hier beschriebenen Beispiel fest, daß in den Stufen 5 der Verwendungsregister 26 und 28 keine Markierungsbits vorhanden sind und er teilt dies in Form eines Signals einem Dekodierer 34 über eine der sechzehn mit 36 bezeichneten Leitungen mit. Desweiteren werden über die den Registerstufen 9, 10, 11, 13 und 15 zugeordneten Leitungen dem Dekodierer 34 die in diesen Stufen gespeicherten Benutzungs- bzw. AbrufSituationen mitgeteilt. In diesen Stellen sind ebenfalls lediglich 0-O-Bits gespeichert. Der Dekodierer 34 erzeugt ein Vier-Bit-Adressensignal, das über die Leitungen 38 ausgegeben und dem Assoziativspeicher 24 zugeführt wird. Dadurch wird dem Assoziativspeicher 24 angezeigt, an welche Stelle die von dem Speicher 16 kommende Informationen eingegeben werden sollen. Der Dekodierer 3 4 entscheidet, daß die niedrigste Zahl der oben aufgeführten, längere Zeit nicht benutzten Datenblöcke ersetzt werden soll, das heißt in dem hier beschriebenen Fall, der dem Register 5 zugeordnete Datenblock, obwohl alle der längere Zeit nicht aufgerufenen Register gleichermaßen für die Auswahl in Frage kommen. Zusätzlich erfolgt eine Eingabe in das fünfte Register (Register Nr. 5) des Assoziativspeichers 24 und ein Verwendungsbit wird im "B"-Register 28 in der Position bzw. Stufe 5 gesetzt.

Zunächst wurde darauf hingewiesen, daß in Fig. 2 in dem Verwendungsregister 28 drei Verwendungsbits gesetzt wurden, wonach zusätzlich ein viertes Verwendungsbit in der Stufe Nr. 5 gesetzt wurde. Werden nun von dem Rechner 12 vier weitere Datenblocks aus dem Schnellspeicher 14 aufgerufen, so befinden sich nun im "B"-Verwendungsregister 28 ebenfalls acht Markierungsbits. In diesem

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Falle wird durch den Schaltkreis 42 über die Leitung 44 ein Signal an die Erregungsschaltung 46 angelegt, wodurch der Schalter 30 von dem "B"-Verwendungsregister 28 auf das "A"-Verwendungsregister 26 umschaltet. Gleichzeitig wird ein Zurücksetzsignal erzeugt, das schematisch durch die Teile 48 und 50 angedeutet ist, durch das die sechzehn Registerstufen des Registers 26, das durch den Schalter 30 nun ausgewählt ist, gelöscht wird. Somit befinden sich in den sechzehn Stufen des Registers 26 lediglich "O"-Bits.

Der vorangehend beschriebene Vorgang wiederholt sich nun solange, bis infolge von Datenblockabrufevorgängen aus dem Schnellspeicher 14 in dem Markierungs-"egister 26 acht Markierungsbits gesetzt sind, wonach in der Schaltung 42 dieser Zustand erkannt wird und die Schaltung 46 den Schalter wieder auf das Register 28 umschaltet.

Die vorangehend beschriebene Arbeitsweise ist in dem Flußdiagramm in Fig. 3 gezeigt, über die Leitung 61 wird der Start eingeleitet und der erste Schritt ist durch den Block 62 angedeutet. In diesem erfolgt die Löschung aller Anzeigebits durch einen Rechnerbefehl und die Auswahl des Registers 28. Im nachfolgenden fordert der Rechner 12 Daten an. In dem rhombusförmigen Block 64 wird deshalb die Frage gestellt: "Ist die geforderte Adresse in der Tafel?". Lautet die Antwort auf diese Frage "Nein", muß im Block 65 eine neue Eingabe erfolgen. Dies wird in einer Unterbrechungs-Service-Routine ausgeführt, bei der im wesentlichen ein Datenblock von dem großen Speicher 16 in den kleineren Schnellspeicher 14 übertragen wird.

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Die Blöcke 82 und 84 beziehen sich auf diese Situation, bei der die Tafel durch einen neuen Eingabevorgang geändert werden muß. Im Block 82 wird angezeigt, daß in den ersten beiden Stufen der Register 26, 28 die Markierungsinformation "00" vorhanden ist, wodurch angezeigt wird, daß der dieser Stelle zugeordnete Informationsblock im Schnellspeicher längere Zeit nicht verwendet wurde. Im Block 84 erfolgt die Übertragung der Information von dem großen Speicher 16 in den ausgewählten Platz im Schnellspeicher 14.

Nun wird wieder Bezug auf den Schritt 64 genommen unter der Annahme, daß die vorangehend gestellte Frage mit "Ja" beantwortet wurde. Dadurch wird angezeigt, daß sich die vom Rechner angeforderten Daten in dem Schnellspeicher befinden. Der Block 68 bezieht sich auf das Setzen eines Markierungsbits in einer entsprechenden Stelle des ausgewählten Registers, die dem aufgerufenen Block zugeordnet ist, in Abhängigkeit davon, ob das Register 26 oder 28 durch den Schalter 30 aktiviert ist. Im Schritt 70 wird die Frage gestellt: "befinden sich nun acht Markierungsbits in dem ausgewählten Register?". Aus Fig. 2 geht hervor, daß mit Hilfe der Schaltungen 42, 44, 46, 48 und 50 im Falle einer "Ja"-Antwort eine Umschaltung des Schalters vorgenommen wurde. Dieser Vorgang ist durch die Schritte 72 und 74 in dem Flußdiagramm angedeutet. Die Leitungen 76, 78 und 80 zeigen an, daß zu dem Schritt 64 zurückgegangen wird, wenn der Rechner 12 weitere Speicheradressen aufruft.

In dem hier beschriebenen Beispiel, insbesondere nach den Fig. 1, 2 und 3, ist jedem der in dem Schnellspeicher 14 gespeicherten Datenblöcken eine Stelle im Assoziativspeicher 24 und in den Registern 26

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und 28 zugeordnet. In der Praxis kann es jedoch auch der Fall sein, daß der Schnellspeicher mehr Datenblocks speichert als Stellen in dem Assoziativspeicher 24 und in den Verwendungsregistern vorhanden ist. In solchen Fällen kann mittels einer separaten Tafel mit Hilfe der Software eine Aufnahme aller in dem Schnellspeicher befindlichen Datenblockadressen geschaffen werden. Falls aufgerufene Daten nicht in einem der Blöcke des Assoziativspeichers 24 vorhanden sind, wird, bevor Daten in dem Schnellspeicher 14 gesetzt werden, die separate, dem Schnellspeicher zugeordnete Tafel zuerst geprüft und, falls die angeforderten Daten vorhanden sind, deren Adresse in den Assoziativspeicher 24 in der vorangehend beschriebenen Weise übernommen.

Im folgenden wird das detaillierte Schaltbild gemäß den Figuren 4A und 4B im einzelnen beschrieben. Die dort verwendeten Bausteine bestehen aus Emitter-gekoppelten Logikelementen (ECL). Bei diesen Bausteinen muß jeder aktive Schaltkreis mit einem Widerstand verbunden sein. Diese Widerstände werden in der Schaltung in Form von kleinen rechteckigen Kästchen dargestellt, wobei aus Gründen der Übersichtlichkeit auf die Verwendung von Bezugszeichen für die einzelnen Widerstände verzichtet wurde. Die meisten der hier verwendeten Schaltungen wirken invertierend, was durch einen kleinen Kreis am Ausgang der verwendeten Schaltungssymbole angedeutet ist. Einige wenige Schaltungssymbole weisen diesen Kreis nicht auf, was bedeutet, daß in diesen keine Inversion stattfindet. Die SchaltungsSymbole mit einem geraden Strich an der linken Seite stellen "UND"-Glieder bzw. "NICHT UND"-Glieder.im Falle der Inversion dar, während die Symbole mit einer konkaven Begrenzung an der linken Seite "ODER"-Glieder darstellen.

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Bei Emitter-gekoppelten Logikbausteinen bedeutet eine logische "1" einen niedrigen Spannungswert und eine logische "0" einen hohen Spannungswert. Diese Definition wird auch bei der nachfolgenden Beschreibung beibehalten. Einige der hier verwendeten Schaltkreise weisen normalerweise einen niedrigen Spannungswert (logische 1) auf und werden durch Anlegen eines hohen Spannungswertes (logische Q) aktiviert. Diese Eingänge sind mit einem Querstrich über der Exngangsbezexchnung versehen. Ein "CLK"-Eingang bedeutet somit eine logische 1 oder einen nach unten gehenden Taktimpuls, während ein "CLK" eine logische Null, d.h. einen nach oben gehenden Taktimpuls bedeutet. In der gleichen Weise bedeutet TRL eine logische 1, d.h. einen niedrigen Spannungspegel (Übertragung) und die Umschaltung auf eine logische 0 erscheint bei der Durchführung, einer übertragung.

Der in den Figuren 4A und 4B verwendete Ausdruck NC bedeutet, daß ein so bezeichneter Anschluß nicht mit Signalquellen verbunden ist. Die Zahl "+1" in den Zeichnungen nach einem Signal oder einem Befehl zeigt an, daß dieses Signal oder dieser Befehl während dem ersten Taktzyklus erscheint, während die nachfolgenden Befehle nicht mit einer solchen Zahl versehen sind.

In den Figuren 4A und 4B bilden die Blöcke 26" und 26'' das "A"-Ein-Bit-Register und die mit 28' und 28^l! bezeichneten Blöcke das "B"-Ein-Bit-Verwendungsregister. Diese vier Bausteine stehen kommerziell zur Verfügung und werden als inhaltsadressxerte Speicher bezeichnet (CAM).

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Wenn eine erfolgreiche Anfrage bezüglich eines Blockes gestellt wird, dessen Adresse sich im Assoziativspeicher 24 befindet (dies wird als erfolgreiche Übertragung bzw. STR erkannt), so wird einer der Anschlüsse CO bis C15 durch den Assoziativspeicher-Eingangsvergleichskreis erregt. Die selektive Eingabe der Verwendungsbits in das Α-Register oder B-Register wird durch ein Flip-Flop 92 gesteuert, das in Fig. 4A unten gezeigt ist und das, wie im nachfolgenden noch erklärt wird, den W-Anschluß des Α-Registers oder des B-Registers aktiviert.

Der Ausgang des Flip-Flop 9 2 ist mit PTR und PTR. Rechts außen in Fig. 4B wird die Erzeugung der "Takt A"- und "Takt B"-Signale (CLKA und CLKB) gezeigt, die den entsprechenden Eingängen der A-Register 26' und 26'' und der B-Register 28' und 28'' zugeführt werden. Dies geschieht mit Hilfe der UND-Glieder 94 und 96, wobei an zwei von deren Eingängen die PTR oder PTR-Signale, das sind die entgegengesetzten Signale des Flip-Flops 92, die Taktsignale und von dem NICHT UND-Glied 99 kommenden Signalen angelegt werden. An einem Eingang des Gliedes 99 legt das Signal RST 1/2 und weitere invertierte Signale an. Das Glied 99 erzeugt somit einen logischen 1-Ausgang, der als Befähigungstakt (EC) bezeichnet wird und den UND-Gliedern 94 und 96 zugeleitet wird, wenn einer der Eingänge des Gliedes 99 aktiviert wird (logische 0), so daß die Erzeugung der CLKA- oder CLKB-Signale ermöglicht wird. Diese Signale (CLKA und CLKB) werden dem Schreibeingang W der Register 26' und 26'' und der Register 28' und 28'' zugeführt.

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Die zwei anderen Eingänge des Registers 28' (einer von vier gleich aufgebauten Kreisen) sind die "SET RR"-Eingänge zu dem "I₀"-Anschluß des Chips und der "R/W A"-Eingang zu dem "A"-Anschluß des Chips. Der Eingang zu dem I -Anschluß bestimmt den Zustand, auf den das Register gesetzt wird und dient zu der Setzung eines Bits im Register auf eine logische 1 für einen plötzlichen Aufruf (SET RR) oder es dient zur Löschung aller Bits auf logische O-Zustände, wenn eine ungültige Anordnung IVD erscheint oder wenn die Zurücksetzung gefordert wird (RESET 1/2 bzw. RST 1/2). Es "tfir-5 darauf hingewiesen, daß das NICHT UND-Glied 93 in Fig. 4B ein SET RR-Signal erzeugt, mit dem die Steuereingänge "ERFOLGREICHE ÜBERTRAGUNG" (STR), "SCHAFFUNG EINES NEUEN EINGANGS" (CNE) und "LESEN UND SETZEN RR+1" (RAS RR+1) die Steuerung des Gliedes 93 vornehmen, wobei die Bedeutung der Querstriche gemäß der folgenden Definition verwendet wurde. Zusätzlich werden die "R/W A" und "R/W B"-Ausgänge in dem ODER-Glied 95 und in dem ODER-Glied 97 erzeugt.

Zur Vermeidung von Unstimmigkeiten wird darauf hingewiesen, daß jedes der vier Verwendungsbzw. Markierungsregisterchxps 26', 26'', 28' und 28'' einen "A "-Eingang aufweist, an den die Signale "R/W A" oder "R/W B" angelegt werden.- Dies bedeutet im einzelnen, daß jedes der B-Verwendungsregister einen "A₀"-Anschluß aufweist. Wenn demnach Bezug genommen wird auf die Information in Block 4 des Hochgeschwindigkeitsspeichers, erfolgt die Erregung der Leitung C4 und des Y4-Registers wird auf eine logische 1 geschaltet und zwar entweder im Register 26' oder 28' in Abhängigkeit von dem Zustand des Flip-Flops 92. Das Flip-Flop 92 bildet einen Teil der

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Funktion, die durch den Schalter 30 in Fig. 2 schematisch angedeutet ist.

Im Zusammenhang mit der Beschreibung der Fig. wurde bereits darauf hingewiesen, daß der Schalter 30 entweder das Register 26 oder das Register 28 auswählt und daß eine Umschaltung jeweils dann auf das andere Register erfolgt, wenn die Hälfte, d.h. in dem hier beschriebenen Beispiel acht, der Markierungsplätze auf den Zustand "1" gesetzt sind, wobei jeweils das Register, das als nächstes ausgewählt wird, gelöscht wird. Eine hiermit übereinstimmende Funktionsweise wird in den Logikschaltkreisen der Figuren 4A und 4B durch zwei programmierbare Lesespeicher (PROMS) 98 und 100 durchgeführt, die mit einem Addierer 102 zusammenarbeiten. Während einer Taktperiode unmittelbar nach STR, CNE oder RAS RR- Instruktionen werden die Y-Ausgänge (CO - C15) von allen "A" oder "B"-Registern (in Abhängigkeit vom Zustand des Flip-Flops 92) durch die programmierbaren Lesespeicher 9 8 und 100 gelesen und diese liefern an den Addierer 102 eine Anzahl Binärausgänge, durch die die Bits dargestellt werden, die in den Verwendungsregistern 26' und 26'' festgestellt wurden. Es wird beispielsweise angenommen, daß die Positionen YO, Y1 und Y2 in dem Register 26' markiert sind, so daß die oberen drei Leitungen zu dem Lesespeicher 9 8 Impulse führen (logische 1-Informationen). Unter dieser Bedingung ist der Ausgang des Lesespeichers 98 0011, wodurch die Dezimalzahl 3 dargestellt wird. Es wird weiterhin angenommen, daß die fünf Registerpositionen Y2 bis Y6 in dem Register 26'' Markierungsbits enthalten. Demgemäß entstehen auf den Leitungen C10 - C14 am Eingang des Lesespeichers 100 Signale und am Ausgang tritt die Information 0101 auf, wodurch die Dezimalzahl 5 dargestellt wird. Der

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Addierer 102 zählt die Binärzahl 0011 des Lesespeichers 98 und die Binärzahl 0101 des Lesespeichers 100 zusammen, wodurch die Binärzahl 1000 entsteht, durch die die Dezimalzahl 8 dargestellt wird. Am Ausgang 104 des Addierers 102 entsteht ein Signal, das eine logische 1 darstellt und das dem UND-Glied 106 zugeführt wird. Nach Ankunft eines Taktsignals von dem Flip-Flop 150 auf der Leitung 108 wird der Eingang des Flip-Flops 92 erregt, so daß das Flip-Flop 9 2 umschaltet. Dadurch erfolgt eine Umschaltung von den Registern 26' und 26^!I zu den Registern 28" und 28''.

Ein NICHT ODER-Glied 154 erzeugt ein CLK RR-Signal, durch das eine logische 0 angezeigt wird und das jeweils bei der Addierung des Α-Registers oder des B-Registers auftritt. Durch dieses Signal wird das Flip-Flop 150 zurückgesetzt, wodurch wiederum eine Verzögerung der Umschaltung des Flip-Flops 9 2 und des Flip-Flops 116 bis zum Auftritt des nächsten Taktzykluses erreicht wird. Dieser Taktzyklus ist der erste Taktzyklus, der nach Eingabe des letzten Markierungsbits in das A-Register oder in das B-Register erscheint.

Während dem ersten Zyklus nach Umschaltung des Flip-Flops 9 2 erfolgt die Löschung des erneut ausgewählten Verwendungsregisters, in dem hier beschriebenen Fall des "B"-Registers 28' und des Registers 28'' auf 0 durch Setzen aller Eingangsleitungen Y auf einen niedrigen Pegel oder auf logisch 0 und Anlegen eines Schreibimpulses R/W auf die Leitungen 112 und 114 der Register 28' und 28'' und zur gleichen Zeit sind die SET RR-Eingänge zu den I -Anschlüssen der B-Register 28' und 28^fI auf einem hohen Zustand, d.h. auf logisch 0. Diese ^-Anschlüsse der

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Register 26', 26", 28' und 28« ' stellen den Zustand, auf den das ausgewählte Register oder die ausgewählten Register gesetzt werden. Durch Betätigen des Flip-Flops 116 werden alle Eingänge "Y" auf einen niedrigen Pegel geschaltet, wodurch ein RST 1/2-Signal erzeugt wird, das einem der Eingänge des UND-Gliedes 117 zugeleitet wird. Der RST 1/2-Ausgang des Flip-Flops 116 wird für einen Taktzyklus auf logisch 1 gesetzt und zwar jedesmal, wenn das Flip-Flop 92 zwischen den Ausgängen PTR und PTR umschaltet. Der Ausgang des UND-Gliedes 117 ist mit "INHDEC" bezeichnet und liefert Eingangssignale für die NICHT UND-Glieder 119 und 121 mit dem logischen Pegel 0, so daß deren Ausgänge auf den logischen Pegel 1 (niedriger Wert) geschaltet werden. Dadurch werden die B-Register 28' und 28'' aktiviert und alle auf logisch 1 gesetzt.

Wenn der Rechner 12 (Fig. 1) einen Informationsblock aufruft, der nicht in dem Schnellspeicher 14 vorhanden ist, so wird einer der längere Zeit nicht benötigten Informationsblocks für den Ersatz ausgewählt. Demgemäß wird das kleinstnummerierte Paar von Registern, bei denen beide A- und B-Bits den Wert 0 aufweisen, identifiziert. Zur Vervollständigung dieser Funktion werden Nullen an den Eingangsleitungen 118, 120 plaziert und die Register 26' und 28', und 26'' und 28'' werden in den zugeordneten Modus eingefügt durch Setzen der Eingänge 112, 114, 122 und 124 auf den "A "-Anschluß der vier Chips bzw. Register alle auf einen hohen oder O-Zustand. Alle Eingänge mit beiden Logik-O-Eingaben in den A-Register-Chips 26' und 26'' und ebenfalls in dem B-Register 28' und 28'' bewirken eine Umschaltung auf einen niedrigen Pegel auf der Y-Leitung, die die beiden Register verbindet. Die Codierer 126 und 128 fühlen die Eingangsleitungen ab und

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bestimmen die Leitung mit der niedrigsten Zahl, auf der jeweils in den A- und B-Registern zwei Nullen vorhanden sind. Der Ausgang der Dekodierer 126 und 128 wird in einem Multiplexer 130 kombiniert und das Ergebnis in Form eines vierziffrigen Binärcodes am Ausgang des Multiplexers 130 wird zur Identifizierung des Speicherbereichs verwendet, in den die neue Information einzugeben ist. Die NICHT UND-Glieder 152 der Eingänge der Dekodierer 126 und 128 werden zur Erzeugung einer geeigneten Kondition für die Dekodierer benötigt.

Die zwei Dekodierer 132 und 134 (sowie die anderen Schaltungen) empfangen den codierten Ausgang von dem Multiplexer 130. Diese Information wird zur Identifizierung der entsprechenden Y-Eingangsleitung entweder des A- oder des B-Registers verwendet (in Abhängigkeit von dem Zustand des Flip-Flops 92) und setzt ein Verwendungsbit in die entsprechende Stelle des Registers. Die Dekodierer 132 und 134 legen logische Signale an alle NICHT UND-Glieder 119 und 121 an mit Ausnahme des NICHT UND-Gliedes, das einer der ausgewählten Leitungen CO bis C15 zugeordnet ist. Mit einer logischen 1 von dem UND-Glied 117 weist lediglich das ausgewählte NICHT UND-Glied eine 0 und eine 1 am Eingang aus und lediglich die ausgewählte Leitung empfängt eine logische 1 und wird auf einen niedrigen Pegel gebracht, so daß ein Verwendungsbit in das entsprechende Register 26', 26'', 28' oder 28'' eingebracht werden kann.

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Der JVD (Ungültigkeits-) Eingang wird zur Zurücksetzung der Hälfte der Register verwendet, wenn das System eingeschaltet oder in Betrieb genommen wird. Dies geschieht in der gleichen Weise wie zuvor im Zusammenhang mit dem RST 1/2-Operationsvorgang beschrieben wurde. Der IVD-Eingang zu dem UND-Glied 117 und dem NICHT UND-Glied 99 mit dem RST 1/2-Eingang können im einzelnen festgelegt werden.

Auf das Verhältnis des NICHT UND-Gliedes 93 wird verwiesen, das das SET RR-Signal erzeugt, welches an den Anschluß I der A- und B-Verwendungsregister 26', 26'', 28' und 28'' angelegt wird. Es wird nochmals in Erinnerung gerufen, daß die I -Anschlüsse den Zustand bestimmen, auf den die einzelnen Register gesetzt werden, wenn die anderen Leitungen aktiviert werden. Mit zwei Direkteingängen (1) CNE und (2) STR wird das SET RR-Signal eine logische 1, wenn diese Funktion erfüllt wird. Für die Rücksetzbedingung SET RR dient eine logische 0.

Während der Übertragungsperiode, vor einer erfolgreichen Übertragung, sind weder der Takt A noch der Takt B oder die SET RR-Signale aktiviert, so daß kein Eingang oder Wechsel in den A- oder B-Registern 26', 26¹¹, 28' oder 28'' erscheint. Zwischendurch wird die Übertragungsperiode, während der eine Übertragung versucht wird, erfolgt eine Markierung durch "ÜBERTRAGUNG" oder "ÜBERTRAGUNG" als Vergleich mit dem nachfolgenden Auftreten einer "ERFOLGREICHEN ÜBERTRAGUNG" (STR), die im vorangehenden beschrieben wurde. Diese TRL-Bedingung bewirkt, daß die Ausgänge der NICHT UND-Glieder 119 und 121 logische 1-Werte annehmen, so daß die Dekodierer 132 und 134 die Leitungen CO bis C15 nicht erregen, wenn eine Adressenübertragung versucht wird.

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In der vorangehenden Beschreibung wurde eine spezielle, besonders geeignete Verwendungsform der Erfindung beschrieben. Die tatsächliche Taktierung der verschiedenen Logikelementen wird an die allgemeinen Zeitbedingungen der Datenverarbeitungssysteme angepaßt, die verwendet werden. Die Zeitgabemuster für solche Zwecke und Vorrichtungen sind allgemein bekannt. Es versteht sich jedoch, daß die im vorangehenden beschriebene spezielle Ausführungsform das der Erfindung zugrunde liegende allgemeine Prinzip nicht einengt. Es können beispielsweise andere Logiksysteme verwendet werden und andere Arten von Logikelementen anstelle der beschriebenen UND-Glieder, ODER-Glieder und Flip-Flops. Desweiteren ist die Anwendung des der Erfindung zugrunde liegenden Prinzips nicht auf drei oder mehrere Register beschränkt. Anstelle dieser können auch Schieberegister mit zwei, drei oder mehr Bits in Längsverschiebung anstelle der Schieberegisterpaare A und B verwendet werden, die den in dem Schnellspeicher vorhandenen Datenblöcken zugeordnet sind, wobei jeweils eine Verschiebung erfolgt, wenn die Schieberegistereingänge mit einem bestimmten Bruchteil von Markierungsbits gefüllt sind. Weiterhin können unterschiedliche Zählwertbegrenzungen in den einzelnen Registern verwendet werden.

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Claims

NCR CORPORATION *- O -^ -t / Ö *_

Dayton, Ohio (V.St,A.)

P atent anme1dung
Unser Az.: Case 2407

DATENVERARBEITUNGSSYSTEM

Patentansprüche:

Μ, Datenverarbeitungssystem mit einem Schnellspeicher mit kleiner Kapazität und einem langsamen Speicher mit großer Kapazität und mit einer Übertragungsvorrichtung zur Übertragung von Datenblöcken von dem langsamen Speicher zu dem Schnellspeicher und mit einer Übertragungssteuervorrichtung, durch die bei der Anforde rung von Daten, die sich nicht in dem schnellen Speicher befinden, ein ausgewählter Datenblock in dem Schnellspeicher ersetzt wird, dadurch gekennzeichnet, daß die Übertragungssteuervorrichtung mindestens eine Gruppe von aufgerufenen Datenblöcken von der Ersatzauswahl ausschließt und daß diese Gruppe einen vorbestimmten Anteil von der Gesamtzahl der in dem Schnellspeicher (14) gespeicherten Datenblöcken darstellt und daß ein Datenblock für den Austausch ausgewählt wird, der aus der Gruppe der nicht ausgenommenen Datenblöcken ausgewählt wird und der länger nicht benutzt wurde als einer der Datenblöcke in der genannten ausgenommenen Gruppe.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungssteuervorrichtung folgende Teile enthält: eine Vielzahl von Benutzungsregistern (26, 28), in denen jeweils für jeden in dem SchnelLspeicher (14) gespeicherten Datenblock eine zugeordnete Markierungsspeicherstolle vorgesehen

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ist; eine Markierungsvorrichtung zum Setzen einer Markierung in einem ausgewählten Register (26) entsprechend einem aufgerufenen in dem Schnellspeicher (14) gespeicherten Datenblock,solange, bis jeweils ein vorbestimmter Anteil in dem ausgewählten Register (z.B. 26) gesetzt ist, wonach ein anderes Register (z.B. 28) ausgewählt und gesetzt wird, wobei eine Löschung des ausgewählten Registers (26, 28) erfolgt und die Übertragungssteuervorrichtung in dem Schnellspeicher (14) den Datenblock ersetzt, der in den genannten Registern (26, 28) die geringste Anzahl von Markierungen aufweist.

3. Datenverarbeitungssystem nach Anspruch 2, dadurch gekennzeichnet, daß die ubertragungssteuerschaltung einen assoziativen Speicher (2 4) mit einer Vielzahl von Speicherstellen enthält, in denen die Adressen der in dem Schnellspeicher (14) gespeicherten Datenblöcke für den zweiten langsamen Speicher (16) gespeichert sind und daß jeder Speicherstelle des Assoziativspeichers (24) eine Speicherstelle in jedem der Register (26, 28) zugeordnet ist.

4. Datenverarbeitungsoystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zwei Register (26, 28) vorgesehen sind und daß die genannte Minimumanzahl NuLl ist.

5. Datenverarbeitungssystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der vorbestimmte Anteil ein Halb beträgt.

18. Di-zt'inber I 978

909826/0850

6. Verfahren zum Ersetzen eines Datenblocks in einem Schnellspeicher mit kleiner Kapazität durch einen aus einem langsamen Speicher mit großer Kapazität angeforderten Datenblocks mit Hilfe eines Markierungsspeichers, in dem jeweils beim Aufruf eines im Schnellspeicher befindlichen Datenblocks eine diesem zugeordnete Markierung gesetzt wird und nur nicht markierte Datenblocks ersetzt werden, dadurch gekennzeichnet, daß mindestens zwei vornehmlich gleiche Markierspeicher (26, 28) vorgesehen sind, die abwechselnd gesetzt werden, daß beim Erreichen einer jeweils vorbestimmten Anzahl von Markierungen in einem Markierungsspeicher auf den nächsten unter Löschung darin enthaltener Markierungen umgeschaltet wird und daß die Summe der Anzahlen von Markierungen kleiner oder gleich der Anzahl der im Schnellspeicher (14) speicherbaren Datenblöcke ist.

18. Dezember 1978

909826/0850