DE4027510C2 - - Google Patents

Description

Die Erfindung betrifft einen integrierten Schaltkreis, im folgenden IC genannt, mit Testfunktion.

Ein IC mit Testfunktion gemäß dem Oberbegriff von Anspruch 1 ist aus DE 37 27 723 A1 bekannt. Dieser IC benötigt mindestens einen Testanschluß, um Testeinstelldaten in das für diesen Zweck vorgesehene Register einzugeben. Dieser Anschluß liegt zusätzlich zu den normalen Eingangs- und Ausgangsanschlüssen vor, die dazu dienen, Signale während des normalen Betriebs des IC zu empfangen bzw. auszugeben.

Der Testanschluß wird nur dazu benutzt, Daten zum Einstellen des Testbetriebs zu empfangen. Unterschiedliche Testbetriebsarten werden auf die eingegebenen Daten zum Einstellen des Testbetriebs hin dadurch ausgeführt, daß im Verbund-IC vorhandene Schaltungsgruppen voneinander getrennt werden, wie z.B. eine CPU, Speicher oder Schaltlogiken. Der herkömmliche Verbund-IC weist also mindestens einen zusätzlichen Testanschluß auf, der ausschließlich für die Testfunktion und nie für die normale Funktion des IC verwendet wird.

Seit Jahren werden Verbund-ICs immer komplizierter und funktioneller, was eine große Anzahl von Testbetriebsarten und damit eine große Anzahl zusätzlicher Anschlüsse bedingt, die ausschließlich dazu dienen, Daten zum Einstellen von Testbetriebsarten zu empfangen.

Besonders kompliziert und funktionell sind Verbund-ICs mit einem sogenannten CPU-Kern (CPU core), die zum Erzielen eines System-on-chip-Aufbaus durch Modifizieren existierender CPUs gebildet werden. Derartige ICs benötigen besonders viele Anschlüsse.

Bei den bekannten ICs bestehen folgende Nachteile, die beseitigt werden sollten:

• (1) Die Netto-Herstellkosten werden mit zunehmender Anschlußzahl höher.
• (2) Da die Gehäusefläche festliegt, beschränkt die zunehmende Anzahl von Anschlüssen für normalen Betrieb die mögliche Anzahl von Testanschlüssen.
• (3) Beim Untersuchen der Kombinationen von "0" und "1", wie sie über die Testanschlüsse zum Vorgeben von Daten zum Einstellen von Testbetriebsarten eingegeben werden, kann der Inhalt (Programme oder Daten) von Speichern im Verbund-IC leicht durch eine unbefugte Person dekodiert werden. Es besteht also ein Problem in bezug auf den Schutz von Software.

Der Erfindung liegt die Aufgabe zugrunde, einen IC mit Testfunktion anzugeben, bei dem es möglich ist, jeden Funktionsblock zu testen, ohne daß zusätzliche Anschlüsse bereitgestellt werden müssen, die nur dazu dienen, Daten zu empfangen, die zum Einstellen von Testbetriebsarten dienen.

Der erfindungsgemäße IC ist durch die Merkmale von Anspruch 1 gegeben. Vorteilhafte Weiterbildungen und Ausgestaltungen sind Gegenstand abhängiger Ansprüche 2-4.

Der erfindungsgemäße IC ist so aufgebaut, daß in ihn die Testbetriebsartendaten während der Rücksetzzyklusperiode über normale CPU-Anschlüsse eingegeben werden können. Demgemäß ist es möglich, Testbetriebsarten einzustellen, ohne daß hierfür besondere Testanschlüsse erforderlich sind. Vorzugsweise werden Eingangsanschlüsse verwendet, jedoch können auch Ausgangsanschlüsse verwendet werden.

Die Erfindung wird im folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher beschrieben. Es zeigt

Fig. 1 ein Blockdiagramm eines Verbund-IC, bei dem Da­ ten zum Einstellen von Testbetriebsarten über einen normalen Eingangsanschluß eingegeben werden können;

Fig. 2 ein Blockdiagramm eines Registers, wie es im IC gemäß Fig. 1 verwendet wird;

Fig. 3 zeitkorrelierte Züge von Signalen im Register gemäß Fig. 2; und

Fig. 4 ein Blockdiagramm entsprechend dem von Fig. 1, jedoch für einen IC, bei dem Daten zum Einstellen von Test­ betriebsarten über einen normalen Ausgangsanschluß eingege­ ben werden können.

Das bevorzugte Ausführungsbeispiel eines Verbund-IC 10 gemäß Fig. 1 mit Testfunktion weist eine CPU 11, eine serielle Eingangs/Ausgangs-Schnittstelle (SIO) 12, einen RAM 13, einen ROM 14 und eine Schaltlogik 15 auf, die miteinander über einen Bus 16 verbunden sind. Der IC 10 verfügt darüber hinaus über eine Test-Schaltlogik 17 zum Einstellen von Testbetrieb. Die Test-Schaltlogik 17 weist ein Register 18 zum Speichern von Daten zum Einstellen von Testbetriebsarten auf. Beim Ausführungsbeispiel ist es ein 3-Bit-Register. Das Register 18 ist mit einem Eingangsanschluß 19 des IC 10 ver­ bunden, um während einer Rücksetzzyklusperiode ein Eingangs­ signal (IN) zu erhalten. Dieser Eingangsanschluß 19 ist direkt mit einem Anschluß der CPU 11 verbunden, um empfange­ ne Eingangssignale IN direkt an die CPU 11 zu geben. Der ge­ nannte Anschluß der CPU 11 kann ein solcher zum Empfangen des Interrupt-Anforderungssignals (INT), ein solcher zum Empfangen eines nichtmaskierbaren Interruptsignals (NMI), ein solcher zum Empfangen eines Wartesignals (WAIT) oder ein solcher zum Empfangen eines Bus-Anforderungssignals (BUSRQ) sein. Das Register 18 ist darüber hinaus mit einem Taktsig­ naleingang 20 für Taktsignale (CLK) und einem Rücksetzein­ gang 21 zum Empfangen von Rücksetzsignalen verbunden. Beide Anschlüsse sind am IC 10 vorhanden.

Fig. 2 zeigt ein detailliertes Beispiel des Registers 18. Es verfügt im wesentlichen über drei in Reihe geschaltete D-Flip-Flops 18a-18c zum Speichern jeweils eines von drei Bits A, B bzw. C von Daten zum Einstellen von Testbetriebs­ arten. Außerdem ist ein UND-Glied 18d vorhanden, dessen An­ schlüsse mit dem Takteingangsanschluß 20 und dem Rücksetz­ signalanschluß 21 verbunden sind. Sein Ausgangsanschluß ist an die Takteingangsanschlüsse (CK) der Flip-Flops 18a-18c angeschlossen. Der Eingangsanschluß des ersten Flip-Flops 18a ist mit dem Eingangsanschluß 19 des IC 10 verbunden. Das Register 18 kann aber auch anders aufgebaut sein.

Die Test-Schaltlogik 17 stellt eine Testbetriebsart auf Grundlage der Daten zum Einstellen von Testbetriebsarten ein, wie sie durch die drei Bits A, B und C vorgegeben sind. Diese Daten werden während einer Rücksetzzyklusperiode über den Eingangsanschluß 19 eingegeben und im Register 18 ge­ speichert.

Fig. 3 zeigt zeitkorreliert den Verlauf verschiedener Sig­ nale im Register 18. Aus den Fig. 2 und 3 geht hervor, daß dann, wenn das UND-Glied 18d durchläßt, Taktsignale (CLK) an die Takteingangsanschlüsse (CK) der Flip-Flops 18a-18c während der Rücksetzzyklusperiode gegeben werden. Ein Ein­ gangssignal (IN), wie es über den Eingangsanschluß 19 des IC 10 während einer Schreibperiode von drei Takten während der Rücksetzzyklusperiode eingegeben wird, wird also in den Flip-Flops 18a-18c zum Einstellen einer Testbetriebsart gespeichert. Während der Rücksetzzyklusperiode werden ver­ schiedene, direkt mit der CPU 11 verbundene Anschlüsse, wie der Eingangsanschluß 19, auf hohem Impedanzwert gehalten und von anderen Schaltungsgruppen des IC 10 getrennt. Daher kön­ nen diese Eingangsanschlüsse als Anschlüsse zum Eingeben von Daten zum Einstellen von Testbetriebsarten verwendet werden. Während einer Setzzyklusperiode, also während normaler Funk­ tion, sperrt das UND-Glied 18d, wodurch das Register 18 vom Eingangsanschluß 19 getrennt ist.

Beim Signalverlauf gemäß Fig. 3 sind die Daten zum Einstel­ len einer Testbetriebsart drei Bits mit den Werten "1", "0", "1".

Wenn der Eingangsanschluß 19 zum Anlegen der Daten zum Ein­ stellen der Testbetriebsarten ein Anschluß ist, der norma­ lerweise ein Signal von hohem Pegel ("1") erhält, wie das Interrupt-Anforderungssignal (INT), das nichtmaskierbare Interruptsignal (NMI), das Wartesignal (WAIT) oder das Bus- Anforderungssignal (BUSRQ), werden Daten "0, 0, 0" bis "1, 1, 0" verwendet, um die verschiedenen einzustellenden Test­ betriebsarten anzuzeigen. Der verbleibende Datenwert "1, 1, 1" wird verwendet, um Normalfunktion anzuzeigen. Wenn dage­ gen der Eingangsanschluß 19 zum Anlegen der Daten zum Ein­ stellen der Testbetriebsarten ein solcher ist, der normaler­ weise ein Signal von niedrigem Pegel ("0") verwendet, werden Datenwerte zwischen "0, 0, 1" und "1, 1, 1" verwendet, um die verschiedenen einzustellenden Testbetriebsarten anzuzei­ gen, während der verbleibende Datenwert "0, 0, 0" verwendet wird, um Normalfunktion anzuzeigen.

Die Anzahl von Bits des Registers 18 wird entsprechend der Zahl einzustellender Testbetriebsarten vorgegeben. Die An­ zahl einstellbarer Testbetriebsarten kann erhöht werden, wenn mehrere Eingangsanschlüsse zum Eingeben von Daten zum Einstellen von Testbetriebsarten verwendet werden.

Es kann auch ein Kennwort zum Schützen geheimer Daten den Daten zum Einstellen der Testbetriebsarten beigefügt werden, da die Anzahl von Eingangsanschlüssen zum Eingeben der ge­ nannten Daten und die Bitzahl des Registers 18 frei gewählt werden kann.

Fig. 4 zeigt eine weitere Ausführungsform eines IC 10. Bei diesem ist das Register 18 nicht an einen Eingangsanschluß des IC 10 angeschlossen, sondern an einen Ausgangsanschluß 22, der dazu dient, ein Ausgabesignal (OUT) auszugeben. Die­ ser Ausgangsanschluß 22 ist direkt mit einem Anschluß der CPU 11 verbunden, um direkt von dieser das Ausgangssignal auszugeben. Der genannte Anschluß der CPU 11 kann ein sol­ cher zum Ausgeben eines Haltezustandssignals (HALT), ein solcher zum Ausgeben eines Speicher-Anforderungssignales (MREQ), ein solcher zum Ausgeben eines I/O-Anforderungssig­ nales (IORQ), ein solcher zum Ausgeben eines Speicher­ schreibsignales (WR), ein solcher zum Ausgeben eines Spei­ cherlesesignales (RD) oder ein solcher zum Ausgeben eines Bus-Bestätigungssignales (BUSAK) sein.

Beim Ausführungsbeispiel gemäß Fig. 4 wird ein Eingangs­ signal, das in einer Schreibperiode von drei Takten während der Rücksetzzyklusperiode über den Ausgangsanschluß 22 des IC 10 eingegeben wird, im Register 18 als Datenwert zum Ein­ stellen von Testbetriebsarten gespeichert. Im übrigen ent­ sprechen der Aufbau und die Funktion des IC dieser Ausfüh­ rungsform demjenigen, was anhand von Fig. 1 erläutert wurde.

Anstatt eines Eingangsanschlusses oder eines Ausgangsan­ schlusses kann auch ein Eingangs/Ausgangs-Anschluß, der direkt mit einem Anschluß der CPU 11 verbunden ist, als An­ schluß zum Eingeben von Daten zum Einstellen von Testbe­ triebsarten während einer Schreibperiode verwendet werden.

Claims (5)

1. IC mit Testfunktion mit:

• - einer CPU (11) und weiteren Schaltungsgruppen;
• - mehreren Anschlüssen (19, 22, 21) der CPU zum Empfangen und/ oder Ausgeben von Signalen während normaler Betriebsart, zu welchen Anschlüssen ein Rücksetzanschluß (21) gehört, dem während einer Rücksetzzyklusperiode ein Rücksetzsignal zugeführt wird;
• - einem Register (18) zum Speichern von Testbetriebsarten; und
• - einer Einrichtung (17) zum Ausführen des Einstellens einer vorgegebenen Testbetriebsart des IC entsprechend den im Register gespeicherten Daten;

dadurch gekennzeichnet, daß

• - die CPU (11) so ausgebildet ist, daß sie mindestens einen Anschluß aufweist, der während des Rücksetzens auf hohem Impedanzwert gehalten und von anderen Schaltungsgruppen getrennt wird; und
• - das Register (18) mit mindestens einem der genannten, im Rücksetzfall hochimpedanten Anschlüsse verbunden ist.

2. IC nach Anspruch 1, dadurch gekennzeichnet, daß der mindestens eine Anschluß ein Eingangsanschluß (19) oder ein Ausgangsanschluß (22) der CPU ist.

3. IC nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß das Register ein UND-Glied (18d) aufweist, das so mit einem Registerspeicher (18a-18c) verbunden ist und so beschaltet ist, daß das Einschreiben von Daten in den Registerspeicher nur im Rücksetzfall möglich ist.

4. IC nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Register (18) mehrere in Reihe geschaltete Flip-Flops (18a-18c) aufweist.