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Die
Erfindung betrifft einen Testschaltkreis für integrierte Schaltkreise
nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zum Testen
nach Anspruch 9.
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Nachdem
der Herstellungsprozeß eines
integrierten Schaltkreisbauelements abgeschlossen ist, ist es normalerweise
erforderlich, den Schaltkreis zu testen. Das Testen eines integrierten
Schaltkreises macht einen wesentlichen Teil seiner Gesamtkosten aus.
Techniken zur Vereinfachung des Testens können somit zu einer Reduzierung
der Herstellungskosten beitragen.
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Gemäß 7 können Bauelemente
A, B und C, wenn sie isolierte Schaltkreiskomponenten mit zugänglichen
Ein- und Ausgängen
bilden, in einfacher Weise getestet werden, indem eine Reihe von
Eingangssignalen geliefert und getestet wird, ob die korrekten Ausgangsdaten
erzeugt werden. Gegenwärtig findet
jedoch eine rasche Entwicklung hin zur individuellen Fertigung von
Schaltungsanordnungen aus existierenden Bauelementen für neue und/oder
andere Einsatzmöglichkeiten
statt, z.B. die Kombination und Anpassung von Megazellen. Gemäß 8 können z.B.
Bauelemente A, B und C zum Bilden eines einzigen neuen Bauelements 20 miteinander
verbunden werden. Was die Bauelemente A, B und C betrifft, kann
ihre Funktionstüchtigkeit
insofern "verdeckt" werden, als ein
Zugriff auf ihre Eingänge und/oder
Ausgänge
entweder schwer oder unmöglich
ist. Hierdurch wird ein Testen der Funktionstüchtigkeit bezüglich der
Bauelemente A, B und C erschwert.
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Wenn
die Bauelemente A, B und C isolierte Schaltkreiskomponenten sind,
erfordert es viel Zeit und Mühe,
einen Testimpuls und eine Antwort zu erzeugen, die für das Testen
jedes einzelnen Bauelements eigens entworfen werden. Sobald jedoch
die Bauelemente A, B und C in dem neuen Bauelement 20 verdeckt
werden, sind die zum Testen der individuellen Bauelemente verwendeten
Testimpulse und Antworten im allgemeinen nicht wiederverwendbar, da
die Ein- und Ausgänge der
Bauelemente nicht mehr zugänglich
sind.
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Zur
Entwicklung der Vereinfachung des Testens individueller, in einem
größeren Bauelement
eingebauter Bauelemente sind verschiedene Versuche unternommen worden.
Ein Beispiel hierfür
bildet das mehrfache Betreiben von Eingangs-/Ausgangsanschlüssen für alle verdeckten
Funktionen. Hierbei besteht ein Problem darin, daß es zuwenig
Eingangs-/Ausgangsanschlüsse
für alle
verdeckten Funktionen geben kann. In einer anderen Konfiguration
wurden die eingebauten Funktionen mit einem "Kragen" umgeben, d.h. einer Mini-Abtastkettenanordnung,
woraufhin die verdeckten Funktionen individuell getestet wurden.
Diese Konfiguration ist jedoch wegen zusätzlichen Steuerungs- und Siliciumbedarfs unerschwinglich
teuer und folglich wenig praktikabel.
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Aus
der
US 5 347 523 ist
ein Testschaltkreis für
integrierte Schaltkreise zum Testen von Bauelementen, die in einem
größeren Bauelement
eingebaut sind, bekannt. Der Testschaltkreis umfaßt mehrere
parallel aufgebaute Datenabtastketten, die jeweils einem zu testenden
Bauelement zugeordnet sind. Ferner ist aus der
US 5 347 523 ein Verfahren zum Testen
eines integrierten Schaltkreises bekannt, gemäß welchem eine der Datenabtastketten
ausgewählt
wird, die ausgewählte
Datenabtastkette mit Testdaten geladen wird, die Testdaten an ein
der Datenabtastkette zugeordnetes Bauelement angelegt werden und
schließlich
Testdaten aus dem Bauelement in die Datenabtastkette geladen werden.
Nachteilig bei dem bekannten Testschaltkreis ist der hohe Siliciumbedarf,
der für
die Vielzahl identisch aufgebauter Abtastketten benötigt wird.
Nachteilig bei dem bekannten Verfahren ist die Ineffektivität der Ansteuerung
der zu testenden Bauelemente, da jede Datenabtastkette separat mit
Testdaten geladen werden muß.
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Aufgabe
der Erfindung ist es, einen Testschaltkreis für integrierte Schaltkreise
nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zum Testen
eines integrierten Schaltkreises nach dem Oberbegriff des Anspruchs
9 zu schaffen, mit welchen integrierte Schaltkreise bei verringertem
Siliciumbedarf vereinfacht testbar sind.
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Diese
Aufgabe wird durch die Gegenstände der
Ansprüche
1 und 9 gelöst.
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Weitere
Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung
und den Unteransprüchen
zu entnehmen.
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Die
Erfindung wird nachstehend anhand eines in den beigefügten Abbildungen
dargestellten Ausführungsbeispiels
näher erläutert.
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1 zeigt
ein Blockdiagramm mit einem Testschaltkreis.
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2 zeigt
ein Blockdiagramm einer in 1 gezeigten
Datenabtastkette. 3 zeigt ein Blockdiagramm einer
der in 2 gezeigten Flip-Flop-Zellen.
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4 zeigt
ein Blockdiagramm einer in 1 gezeigten
Steuerbitabtastkette.
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5 zeigt
eine Tabelle für
den Betrieb des in 1 gezeigten Steuerungsschaltkreises.
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6A und 6B zeigen
Zeitdiagramme für
den Betrieb des in 1. gezeigten Testschaltkreises.
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7 zeigt
ein Blockdiagramm mit drei bekannten isolierten Bauelementen.
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8 zeigt
ein Blockdiagramm mit einem aus den in 7 gezeigten
drei Bauelementen aufgebauten bekannten Bauelement.
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Gemäß 1 ist
ein Testschaltkreis 30 in einem größeren Bauelement 20 enthalten
und ermöglicht
einen Zugang zu den internen Funktionen, d.h. den Bauelementen A,
B, C in einer gleichmäßigen, unabhängigen und
kosteneffizienten Weise, wodurch die Zeit für eine Testentwicklung für Marktanforderungen
reduziert wird. Der Testschaltkreis 30 stellt ein Strukturelement
dar, welches in einem integrierten Schaltkreis wie dem Bauelement 20 enthalten
sein kann, um den Selbsttest des integrierten Schaltkreises zu vereinfachen.
Der Testschaltkreis 30 schafft die Möglichkeit, die Bauelemente
A, B, C so zu isolieren, als ob diese isolierte einzelne Bauelemente
wären.
Hierdurch wird eine Wiederverwendung von verfügbaren Testimpulsen ermöglicht.
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Der
Testschaltkreis 30 kann so ausgelegt werden, daß er eins beliebige
Zahl von Bauelementen, das heißt
Funktionen oder Schaltkreisbestandteile, die in das Bauelement 20 eingebaut
sind, testet. Der Testschaltkreis 30 verwendet vier Anschlüsse des
Bauelements 20: einen seriellen Dateneingang 31,
einen seriellen Datenausgang 33, einen Testtakteingang 35 und
ein Testaufrufsignal 37. Die Kosten der Realisierung des
Testschaltkreiss 30 können durch
eine gemeinsame Nutzung von Anschlüssen reduziert werden. Zum
Beispiel können,
statt Anschlüsse
für den
seriellen Dateneingang 31 und den seriellen Datenausgang 33 vorzusehen,
für diese Funktionen
Anschlüsse
für andere
Funktionen des Bauelements 20 mit benutzt werden.
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Der
Testschaltkreis 30 enthält
eine Datenabtastkette 32, eine Reihe von Eingangsmultiplexern 34, 36, 38 und
einen Ausgangsmultiplexer 40. Die Datenabtastkette 32 dient
als Pseudoanschluß-Anordnung
für die
Bauelemente A, B, C, indem sie ihnen Eingangstestimpulse liefert
und die Ausgangsantworten erfaßt.
Die Datenabtastkette 32 ist mit dem seriellen Dateneingang 31,
dem seriellen Datenausgang 33, dem Testtakteingang 35 und
dem Testaufrufsignal 37 verbunden und enthält außerdem einen
parallelen Ladebus 42 und einen parallelen Entladebus 44.
In einem Zustand aktiviert das Testaufrufsignal 37 den
seriellen Dateneingang 31 und deaktiviert den Entladebus 44,
während
es in einem anderen Zustand den seriellen Dateneingang 31 deaktiviert
und den Entladebus 44 aktiviert.
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Während des
Betriebs ist der serielle Dateneingang 31 aktiviert, so
daß Testimpulse
(oder Testdaten) seriell in die Datenabtastkette 32 geladen
werden können.
Das serielle Laden der Testdaten wird durch den Testtakteingang 35 gesteuert.
Nachdem die Testdaten in die Datenabtastkette 32 geladen worden
sind, wird der Zustand des Testaufrufsignals 37 zur Aktivierung
des Ladebusses 42 und des Entladebusses 44 geändert. Der
Ladebus 42 wird verwendet, um Testdaten in eines der Bauelemente
A, B, C über
den jeweiligen Eingangsmultiplexer 34, 36, 38 zu
laden. Der Entladebus 44 wird verwendet, um die Testdaten
aus einem der Bauelemente A, B, C über den Ausgangsmultiplexer 40 zu
entladen. Es wird eine gleiche Anzahl von Eingangs- und Ausgangsbits
angenommen, das heißt
der Ladebus 42 und der Entladebus 44 haben jeder
eine Breite von n Bits. Ein oder mehrere Bauelemente A, B und C
können
jedoch eine verschiedene Zahl von Eingangsbits und Ausgangsbits
haben, so daß dann
der Ladebus 42 und der Entladebus 44 nicht dieselbe
Breite hätten.
Ferner kann der Ausgangsmultiplexer 40 durch einen Bus
ersetzt werden.
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Gewöhnlich wird
jedem zu testenden Bauelement A, B, C ein Multiplexer zugeordnet.
Folglich gibt es in 1, da es drei zu testende Bauelemente A,
B, C gibt, drei Eingangsmultiplexer 34, 36, 38.
Es können
jedoch auch mehr oder weniger als drei Bauelemente A, B, C getestet
werden, so daß es
mehr oder weniger als drei Eingangsmultiplexer 34, 36, 38 geben
kann. Ferner können
einige der Eingangs- oder Ausgangsanschlüsse für ein oder mehrere Bauelemente
A, B, C gegenwärtig
mit externen Anschlüssen
des Bauelements 20 verbunden und damit zugänglich sein.
Beispielsweise können
die Eingänge des
Bauelements A mit externen Anschlüssen des Bauelements 20 verbunden
sein, die Ausgänge
des Bauelements A jedoch eingebaut sein. Ein Multiplexer wird dann
nicht für
die Eingänge
des Bauelements A benötigt,
er ist jedoch für
die Ausgänge
erforderlich.
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Die
Eingangsmultiplexer 34, 36, 38 sind 2:1-Multiplexer.
Einer ihrer Eingänge
ist mit dem Ladebus 42 verbunden und der andere Eingang
jedes Eingangsmultiplexers 34, 36, 38 ist
mit den Datenleitungen verbunden, die normalerweise an die Bauelemente
A, B, C angeschlossen werden. Der Ausgang jedes der Eingangsmultiplexer 34, 36, 38 ist
mit dem jeweiligen Bauelement A, B, C verbunden.
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Der
Ausgangsmultiplexer 40 hat normalerweise einen Eingang
für jedes
zu testende Bauelement A, B, C. Folglich stellt der Ausgangsmultiplexer 40 einen
3:1-Multiplexer dar, der drei Eingänge 58, 60, 62 aufweist,
entsprechend den jeweiligen Bauelementen A, B, C. Wenn mehr oder
weniger Bauelemente A, B, C zu testen sind, hätte der Ausgangsmultiplexer 40 jedoch
mehr oder weniger Eingänge 58, 60, 62.
Der Ausgang des Ausgangsmultiplexers 40 ist an den Entladebus 44 gekoppelt.
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Da
ein einzelnes Bauelement isoliert und getestet werden soll, empfängt normalerweise
nur eines der Bauelemente A, B, C Testdaten vom Ladebus 42.
Folglich wird ein Steuerungsschaltkreis 46 verwendet, um
den Eingangsmultiplexer 34, 36, 38 auszuwählen, welcher
Daten vom Ladebus 42 statt von seinem normalen Datenweg
empfängt.
Die beiden nicht ausgewählten
Eingangsmultiplexer 34, 36, 38 empfangen
weiterhin ihre normalen Da ten als Eingänge. Die Eingänge der
Eingangsmultiplexer 34, 36, 38 können über Leitungen 50, 52, 54 von "normale Daten" zum Ladebus 42 umgeschaltet
werden. In ähnlicher
Weise wählt
der Steuerungsschaltkreis 46 einen der Eingänge 58, 60, 62 des
Ausgangsmultiplexers 40 aus, um Daten an den Entladebus 44 zu
liefern. Der Ausgangsmultiplexer 40 empfängt diese
Information vom Steuerungsschaltkreis 46 über eine Leitung 56.
Je nach gewähltem
Eingang 58, 60, 62 werden Ausgangsdaten
von einem der Bauelemente A, B, C an den Entladebus 44 geliefert.
Es kann häufig
der Fall eintreten, daß Ausgangsdaten
von demselben Bauelement A, B, C gewählt werden, an das Daten über einen
der Eingangsmultiplexer 34, 36, 38 eingegeben
werden. Es können
jedoch auch Ausgangsdaten von einem Bauelement A, B, C gewählt werden,
zu dem keine Eingangsdaten geschickt wurden. Zum Beispiel kann der
Eingangsmultiplexer 34 gewählt werden, so daß das Bauelement
A Testdaten vom Ladebus 42 empfängt, gleichzeitig jedoch der Eingang 62 des
Ausgangsmultiplexers 40 gewählt werden, so daß der Ausgang
des Bauelements C auf den Entladebus 44 gegeben wird. Diese
Testweise, zum Beispiel das Liefern von Testdaten an das Bauelement
A und das Entnehmen der Ergebnisse vom Bauelement C, ist für den Test
der "Intrafunktion"-Anschlußfähigkeit,
d.h. bei Verbindungen zwischen den Bauelementen A, B, C untereinander,
von Vorteil.
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Bei
dem Steuerungsschaltkreis 46 handelt es sich um einen Dekodierungs-Logikschaltkreis, welcher
von einer Steuerbitabtastkette 48, die einen Teil der Datenabtastkette 32 darstellt,
empfangene Steuerbits decodiert. Die Steuerbitabtastkette 48 enthält einen
Wählausgangsbus 64 und
einen Wähleingangsbus 66.
Der Wählausgangsbus 64 liefert
eine Information an den Steuerungsschaltkreis 46, um auszuwählen, welcher
der Eingänge 58, 60, 62 des Ausgangsmultiplexers 40 aktiv
wird. In ähnlicher
Weise liefert der Wähleingangsbus 66 eine
Information an den Steuerungsschaltkreis 46, um auszuwählen, welcher
der Eingangsmultiplexer 34, 36, 38 Information
vom Ladebus 42 zum jeweiligen Bauelement A, B, C weiterleitet.
Die in der Steuerbitabtastkette 48 enthaltenen Daten werden,
zusammen mit den im Rest der Datenabtastkette 32 enthaltenen
Daten, durch den seriellen Dateneingang 31 seriell geladen.
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Zusammenfassend
wird also das Testaufrufsignal 37 so gesetzt, daß der serielle
Dateneingang 31 aktiv ist. Testdaten werden durch den seriellen
Dateneingang 31 in die Datenabtastkette 32 geladen. Der
erste Teil der Testdaten wird in der Steuerbitabtastkette 48 gespeichert;
diese Daten bestimmen, an welches der Bauelemente A, B, C die Testdaten
geschickt werden und welchem der Bauelemente A, B, C die Ergebnisse
entnommen werden. Der Steuerungsschaltkreis 46 dekodiert
die über
den Wählausgangsbus 64 und
den Wähleingangsbus 66 empfangenen
Daten, wählt
in Antwort darauf einen der Eingangsmultiplexer 34, 36, 38 aus,
um Daten vom Ladebus 42 zu empfangen, und aktiviert einen
der Eingänge 58, 60, 62 des
Ausgangsmultiplexers 40.
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Als
nächstes
wird der Zustand des Testaufrufsignals 37 so geändert, daß der serielle
Dateneingang 31 deaktiviert und der Ladebus 42 aktiviert
wird. Die Testdaten werden parallel über den Ladebus 42 in
den ausgewählten
Eingangsmultiplexer 34, 36, 38 geladen.
Der ausgewählte
Eingangsmultiplexer 34, 3b, 38 überträgt die Daten
parallel in das zugehörige Bauelement
A, B, C. Die Testdaten werden durch das ausgewählte Bauelement A, B, C verarbeitet,
woraufhin der Ausgangsmultiplexer 40 die Ergebnisse von dem
Bauelement A, B, C, welches dem ausgewählten der Eingänge 58, 60, 62 des
Ausgangsmultiplexers 40 entspricht, parallel empfängt. Die
Ergebnisse werden parallel über
den Entladebus 44 in die Datenabtastkette 32 geladen.
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Anschließend wird
der Zustand des Testaufrufsignals 37 so geändert, daß der serielle
Datengang 31 und der serielle Datenausgang 33 aktiviert und
der Ladebus 42 deaktiviert sind. Wenn neue Testdaten in
den seriellen Dateneingang 31 geschoben werden, werden
die Ergebnisse der vorherigen Testdaten aus dem seriellen Datenausgang 33 herausgeschoben.
Hierdurch wird ein Testzyklus abgeschlossen.
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Gemäß 2 ist
die Datenabtastkette 32 aus mehreren, in Serie geschalteten
Flip-Flop-Zellen 68, 70, 72 aufgebaut.
Die Länge
der Datenabtastkette 32, d.h. die Anzahl der darin enthaltenen Flip-Flop-Zellen 68, 70, 72,
ist normalerweise gleich der Summe der größten Zahl der in einem der
zu testenden Bauelemente A, B, C enthaltenen Eingänge oder
Ausgänge
und der Zahl der zum Auswählen
der Eingangs- und Ausgangsbauelemente erforderlichen Steuerbits.
Die Zahl der Flip-Flop-Zellen 68, 70, 72 bestimmt
die Breite des parallelen Ladebusses 42 und des Entladebusses 44.
Eine detaillierte schematische Darstellung einer Flip-Flop-Zelle 68 ist
in 3 gezeigt. Die Flip-Flop-Zelle 68 enthält einen
bekannten "Abtast"-Flip-Flop 74 und
einen damit verbundenen Auffangspeicher 76. Der Abtast-Flip-Flop 74 ist ein
Flip-Flop, welcher einen zweiten "Datenabtast"-Eingang hat, der im Multiplexbetrieb
mit einem normalen D-Eingang betrieben wird, wodurch ein Betrieb
des Flip-Flops als Schieberegister ermöglicht wird.
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Der
Abtast-Flip-Flop 74 enthält zwei Auffangspeicher 78, 80 und
einen Multiplexer 82. Der Multiplexer 82 hat zwei
Eingänge
und einen an den Auffangspeicher 78 gekoppelten Ausgang.
Einer der Eingänge
des Multiplexers 82 dient als D-Eingang, und der andere
Eingang dient als Datenabtasteingang. Ein Datenwähleingang (TE) wird verwendet, um
entweder den D-Eingang oder den Datenabtasteingang zum Leiten von
Daten durch den Multiplexer 82 zum Dateneingang des Auffangspeichers 78 auszuwählen. Der
Testtakteingang 35 ist mit dem invertierenden Takteingang
des Auffangspeichers 78 und dem nichtinvertierenden Takteingang
des Auffangspeichers 80 verbunden. Der Dateneingang des Auffangspeichers 76 ist
mit dem Datenausgang des Auffangspeichers 80 und der invertierende
Takteingang des Auffangspeichers 76 mit dem Datenwähleingang
(TE) des Abtast-Flip-Flops 74 verbunden. Folglich wird
der Datenausgang des Auffangspeichers 76 nur dann aktualisiert,
wenn der Datenwähleingang
des Abtast-Flip-Flops 74 seinen Zustand ändert.
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Die
Flip-Flop-Zellen 68, 70, 72 sind seriell miteinander
gekoppelt. Der Datenabtasteingang des ersten Abtast-Flip-Flops 74 dient
als serieller Dateneingang 31, und der Datenausgang des
letzten Abtast-Flip-Flops 88 dient
als serieller Datenausgang 33. Die Datenabtasteingänge der
Abtast-Flip-Flops 84, 88 sind mit den Datenausgängen des
jeweils vorigen Abtast-Flip-Flops 74, 84 in der
Kette verbunden. Die Datenwähleingänge (TE)
der Abtast-Flip-Flops 74, 84, 88 sind
zur Bildung des Testaufrufsignals 37 miteinander gekoppelt,
und die Testtakteingänge
der Abtast-Flip-Flops 74, 84, 88 sind
miteinander und an den Testtakteingang 35 gekoppelt. Die
D-Eingänge
der Abtast-Flip-Flops 74, 84, 88 werden
zusammen erfaßt,
um den Entladebus 44 zu bilden, und die Daten ausgänge der
Auffangspeicher 76, 86, 90 werden zusammen
erfaßt,
um den Ladebus 42 zu bilden. Wieder bestimmt die Zahl der verwendeten
Flip-Flops, zum
Beispiel der Flip-Flop-Zellen 68, 70, 72,
die Breite des Ladebusses 42 und des Entladebusses 44.
Die spezielle verwendete Breite n kann je nach Anwendung stark variieren.
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Gemäß 4 enthält die Steuerbitabtastkette 48 mehrere
in Serie geschaltete Flip-Flop-Zellen 92, 94, 96, 98 und
bildet einen Teil der Datenabtastkette 32. Die Flip-Flop-Zellen 92, 94, 96, 98 sind
in der gleichen Weise miteinander verbunden wie die Flip-Flop-Zellen 68, 70, 72,
abgesehen davon, daß die
D-Eingänge
der Abtast-Flip-Flops 100, 102, 104, 106 freigelassen
sind. Dies liegt daran, daß Steuerdaten
im allgemeinen von der Steuerbitabtastkette 48 in den Steuerungsschaltkreis 46,
aber normalerweise keine Steuerdaten zurück in die Steuerbitabtastkette 48 geladen
werden. Für
den Anschluß der D-Eingänge der
Abtast-Flip-Flops 100, 102, 104, 106 gibt
es mindestens drei Möglichkeiten.
Die erste Möglichkeit
besteht darin, daß Bits
aus dem parallelen Entladebus 44 angeschlossen werden,
wodurch einige wenige Flip-Flops eingespart werden. Die zweite Möglichkeit
besteht darin, daß der
Wähleingang,
d.h. die den Wähleingangsbus 66 bildenden Bits,
und der Wählausgang,
d.h. die den Wählausgangsbus
bildenden Bits 64, mit den jeweiligen D-Eingängen verbunden
werden. Die dritte Möglichkeit
besteht darin, daß die
Abtast-Flip-Flops 100, 102, 104 , 106 durch
normale Flip-Flops ersetzt werden können, die nur einen D-Eingang
und keinen Datenabtasteingang aufweisen. Hierbei würden die
gegenwärtig
am Datenabtasteingang hergestellten Verbindungen stattdessen am
D-Eingang hergestellt. Durch diese dritte Möglichkeit wird etwas Silicium eingespart.
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Der
Wählausgangsbus 64 liefert
eine Information an den Steuerungsschaltkreis 46, um auszuwählen, welcher
Eingang 58, 60, 62 des Ausgangsmultiplexers 40 aktiv
wird, und der Wähleingangsbus 66 liefert
eine Information an den Steuerungsschaltkreis 46, um den
speziellen Eingangsmultiplexer 34, 36, 38 auszuwählen. Die
Datenausgänge
der Auffangspeicher 108, 110 werden zur Bildung
des Wählausgangsbusses 64 zusammen
erfaßt,
und die Datenausgänge
der Auffangspeicher 112, 114 werden zur Bildung
des Wähleingangsbusses 66 zusammen erfaßt. Der
in 4 gezeigte Wählausgangsbus 64 und
der in 4 gezeigte Wähleingangsbus 66 haben
jeder eine Breite von 2 Bits, sie können jedoch auch eine kleinere
oder größere Bitbreite
haben, wobei die Bitbreiten nicht übereinstimmen müssen.
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Der
Steuerungsschaltkreis 46 stellt einen Dekodierungsschaltkreis
dar, welcher die durch den Wählausgangsbus 64 und
den Wähleingangsbus 66 gelieferten
Bits dekodiert. Die Dekodierung kann zum Beispiel gemäß der in 5 gezeigten
Tabelle durchgeführt
werden. Wenn der Wähleingangsbus 66 00 beträgt, wird
der Eingangsmultiplexer 34 so geschaltet, daß er Testdaten
vom Ladebus 42 zum Bauelement A leitet; wenn der Wähleingangsbus 66 01
beträgt,
werden die Testdaten zum Bauelement B geleitet; und wenn der Wähleingangsbus 66 10
beträgt, werden
die Testdaten zum Bauelement C geleitet. In ähnlicher Weise wird, wenn der
Wählausgangsbus 64 00
beträgt,
der Eingang 58 des Ausgangsmultiplexers 40 so
aktiviert, daß die
Ergebnisse des Bauelements A in den Entladebus 44 geladen
werden; wenn der Wählausgangsbus 64 01
beträgt,
werden die Resultate des Bauelements B in den Entladebus 44 geladen;
und wenn der Wählausgangsbus 64 10
beträgt,
werden die Resultate des Bauelements C in den Entladebus 44 geladen.
Die Ausgänge 50, 52, 54 des
Steuerungsschaltkreises 46 bewirken, daß der jeweilige Eingangsmultiplexer 34, 36, 38 zwischen seinen
zwei Eingängen
umschaltet. Der Ausgang 56 des Steuerungsschaltkreises 46 aktiviert
den ausgewählten
Eingang 58, 60, 62 des Ausgangsmultiplexers 40.
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Gemäß 6A werden
die Bauelemente A, B, C durch einen zentralen Taktgeber 116,
d.h. den normalen Takt für
das Bauelement 20, betrieben. Der Testtakteingang 35 arbeitet
bei einer höheren
Frequenz als der, interne Taktgeber 116, so daß innerhalb
eines Zyklus des internen Taktgebers 116 die Testdaten
in die Datenabtastkette 32 verschoben und in das zu testende
Bauelement A, B, C geladen werden können. Auf diese Weise können die
Bauelemente A, B, C während
des Tests mit ihrer normalen Geschwindigkeit arbeiten. Die Frequenz
des Testtakteingangs 35 kann, muß jedoch nicht mit der Frequenz
des internen Taktgebers 116 in Beziehung stehen.
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Während einer
ersten Periode 118 des Testtakteingangs 35 wer den
die Testdatenbits und Steuerbits, die zuvor in die Datenabtastkette 32 verschoben
worden waren, durch Auffangspeicher 76, 86, 90, 108, 110, 112, 114 erfaßt. Das
Testaufrufsignal 37 ist "niedrig", wodurch die Datenabtasteingänge der Abtast-Flip-Flops 74, 84, 88, 100, 102, 104, 106 deaktiviert
und die normalen D-Eingänge
der Abtast-Flip-Flops 74, 84, 88, d.h.
der Entladebus 44, aktiviert werden. Anschliessend wird
ein paralleler Ladeprozeß durchgeführt, so
daß die
Testdatenbits von den Auffangspeichern 76, 86, 90 in
den ausgewählten
Eingangsmultiplexer 34, 36, 38 über den
Ladebus 42 und die Steuerbits in den Steuerungsschaltkreis 46 über den
Wähleingangsbus 66 und
den Wählausgangsbus 64 geladen
werden. Zur gleichen Zeit, d.h. während des parallelen Ladeprozesses,
werden Ausgangsdaten von dem ausgewählten Bauelement A, B, C in
den Abtast-Flip-Flops 74, 84, 88 über den
parallelen Entladebus 44 erfaßt. Folglich werden die Ausgangsantworten
in die Flip-Flop-Zellen "parallel" geladen, wobei die
neuen Werte "erstellt" werden. Auf diese
Weise enthalten die Flip-Flop-Zellen 68, 70, 72 sowohl
die Ergebnisse der vorherigen Reihe von Testdaten als auch die neuen
Testdaten.
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Nach
der ersten Periode 118 des Testtakteingangs 35 wird
das Testaufrufsignal 37 auf "hoch" 122 gesetzt,
wodurch die Datenabtasteingänge
der Abtast-Flip-Flops 74, 84, 88, 100, 102, 104, 106 aktiviert und
die normalen D-Eingänge
der Abtast-Flip-Flops 74, 84, 88 deaktiviert
werden. Anschließend
wird eine neue Reihe von Testdaten über den seriellen Dateneingang 31 in
die Datenabtastkette 32 geladen, und die Resultate der
vorigen Reihe von Testdaten werden gleichzeitig aus dem seriellen
Datenausgang 33 herausgeschoben. Obwohl eine neue Reihe
von Testdaten und Steuerdaten in die Abtast-Flip-Flops 74, 84, 88, 100, 102, 104, 106 geschoben
und die vorige Reihe von Resultaten herausgeschoben wird, bleiben
die vorigen Testdaten und Steuerdaten an den Ausgängen der
Auffangspeicher 76, 86, 90, 108, 110, 112, 116 unverändert, bis
das Testaufrufsignal 37 seinen Zustand ändert. Die vorigen Testdaten
und Steuerdaten werden also stationär gehalten, indem sie in Auffangspeicher 76, 86, 90, 108, 110, 112, 116 geladen
werden, während
die nächste
Reihe von Werten in die Abtast-Flip-Flops 74, 84, 88, 100, 102, 104, 106 verschoben
wird.
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Ein
Verschieben der neuen Reihe von Testdaten in die Datenabtastkette 32 nimmt
mehrere Zyklen 124 des Testtakteingangs 35 in
Anspruch. Gewöhnlich
entspricht die Zahl der Zyklen 124 der Gesamtzahl von Flip-Flop-Zellen 68, 70, 72, 92, 94, 96, 98,
die in der Datenabtastkette 32 und der Steuerbitabtastkette 48 enthalten
sind.
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Nachdem
die neue Reihe von Testdaten in die Datenabtastkette 32 verschoben
worden ist, wird das Testfreigabesignal 37 für den nächsten parallelen
Ladeprozeß wieder
auf "niedrig" 126 gesetzt. Wenn
das Testaufrufsignal 37 auf "niedrig" 126 gesetzt wird, speichert
jeder der Auffangspeicher 76, 86, 90 die
Datenausgänge
der jeweiligen Abtast-Flip-Flops 74, 84, 88.
Die Testdaten werden dann über
den Ladebus 42 parallel in den ausgewählten Eingangsmultiplexer 34, 36, 38 geladen. Weil
die Datenabtastkette 32 Daten seriell empfängt und
parallel abgibt, arbeitet sie als seriell-parallele Datenkette.
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Gemäß 6B sind
der Ladebus 42 und der Entladebus 44 aktiv 128, 130,
während
das Testaufrufsignal 37 "niedrig" 120 ist. Ferner sind auch
der Wähleingangsbus 66 und
der Wählausgangsbus 64 während derselben
Periode aktiv 132, 134. Wenn das Testaufrufsignal 37 auf "hoch" 122 gesetzt
wird, werden der serielle Dateneingang 31 und der serielle Datenausgang 33 aktiv 136, 138.
Das parallele Laden und serielle Verschieben kann während einer
Periode des internen Taktgebers 166 vollendet werden, da
die neuen Testdaten bei einer höheren
Frequenz des Testtakteingangs 35 hereingeschoben werden.