DE10204885A1

DE10204885A1 - Boundary-Scan mit Modussteuerzellen

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Publication number: DE10204885A1
Application number: DE10204885A
Authority: DE
Inventors: Thomas Koepp; Karlheinz Krause
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 2002-02-06
Filing date: 2002-02-06
Publication date: 2003-08-14
Also published as: US20030167429A1

Abstract

Bei einem elektronischen Baustein ist es wünschenswert, daß während des Bearbeitens von JTAG-Instruktionen die Scanzellen individuell ansteuerbar sind. Dies wird bei einem Baustein (1) mit einer Logikschaltung (2), die im Normalbetrieb über Eingangspuffer (3) Eingangsdaten erhält und/oder über Ausgangspuffer (4) Ausgangsdaten weitergibt, und mit Scanzellen (14, 15, 16), die zwischen der Logikschaltung (2) und den Eingangs- und/oder Ausgangspuffern (3, 4) angeordnet sind und Scanzelldaten in Abhängigkeit von einem Modussignal (S_MODE) anstelle der Eingangsdaten in die Logikschaltung (2) eingeben und/oder Scanzellendaten anstelle der Ausgangsdaten an die Ausgangspuffer (4) weitergeben, dadurch erreicht, daß der Baustein mindestens eine Modussteuerzelle (35) aufweist, die das Modussignal erzeugt und an die Scanzellen (14, 15, 16) liefert.

Description

Die Erfindung bezieht sich auf einen elektronischen Baustein mit einer Logikschaltung, die im Normalbetrieb über Eingangspuffer Eingangsdaten erhält und/oder über Ausgangspuffer Ausgangsdaten weitergibt, mit Scanzellen, die zwischen der Logikschaltung und den Eingangs- und/oder Ausgangspuffern angeordnet sind und Scanzellendaten in Abhängigkeit von einem Modussignal anstelle der Eingangsdaten in die Logikschaltung eingeben und/oder Scanzellendaten anstelle der Ausgangsdaten an die Ausgangspuffer weitergeben.

Elektronisch Bausteine dieser Art werden häufig als Application Specific Integrated Circuits (ASICs) ausgebildet, die nach ihrer Herstellung umfangreichen Qualifizierungsverfahren unterzogen werden. ASICs sind eine Ansammlung von Schaltungen mit einfachen Funktionen, wie Flip-Flops, Invertieren, NANDs NORs, sowie von komplexeren Strukturen wie Speicheranordnungen, Addierern, Zählern und Phasenregelschleifen. Die verschiedenen Schaltungen werden in einem ASIC kombiniert, um eine bestimmte Anwendung durchzuführen. Hierbei werden ASICs in einer Vielzahl von Produkten, z. B. Konsumprodukten wie Videospielen, digitalen Kameras, in Fahrzeugen und PCs, sowie in Highend Technologieprodukten, wie Workstations und Supercomputern eingesetzt.

Um die Funktionalität des ASICs zu prüfen, sind verschiedene "Design For Test" (DFT)-Verfahren bekannt. Der Vorteil von DFT-Verfahren liegt darin, dass bereits bei der Konstruktion des Bausteins Schaltungselemente eingefügt werden, die ein späteres scanbasiertes Testen ermöglicht, die Anzahl der benötigten Testpunkte auf dem Board des ASICs reduziert und zugleich das Problem von nicht-vorhandener Zugriffspunkten auf dem Chip umgeht.

Ein Beispiel für ein DFT-Verfahren ist das sogenannte Boundary-Scan-(BS)-Verfahren, das ein gemäß IEEE 1149 standardisiertes Verfahren für Chip und Board-Tests ist. Details zum Boundary-Scan werden z. B. in dem Buch "Boundary-Scan-Test: Practical Approach" H. Bleeker, Klower Acadamic Publishers, 1993, ISBN 0-7923-9296-5 beschrieben. Auf dem Boundary-Scan- Verfahren basieren alle Verbindungstests auf Boardebene in der Produktion von komplexen printed circuit boards (PCBs). Aus diesem Grund wird dieser Standard auch in anderen integrierten Schaltungen und ASICs implementiert.

Die Fig. 1 zeigt ein Beispiel für einen herkömmlichen ASIC 1 mit einer implementierten Boundary-Scan-Test-Logik gemäß dem IEEE-Standard 1149.1. Zur Vermeidung von Wiederholungen werden hier nur gewisse Merkmale des bekannten ASICs 1 hervorgehoben und zugleich auf den Standard IEEE-1149.1 verwiesen, der zum Inhalt der vorliegenden Anmeldung gemacht wird. Der ASIC 1 weist einen Core- bzw. eine anwenderspezifische Logikschaltung 2 auf, die im Normalbetrieb über Eingangspuffer 3 Eingangdaten erhält, diese verarbeitet und über Ausgangspuffer 4 an nicht dargestellte Ausgangspins weitergibt. In der Logikschaltung 2 sind die verschiedenen Schaltungselemente, die spezifische Funktion des ASICs 1 bilden, aufgenommen. Zur Durchführung des Boundary-Scans weist der ASIC 1 eine JTAG- Schnittstelle bestehend aus 5 Pins (TDI, TMS, TCK, TRST und TDO) auf.

Gemäß dem Standard IEEE 1149.1 sind mehrere Datenregister 5 definiert, von denen zwei, nämlich das Boundary-Scan Register kurz BS-Register 6 und das Bypass-Register 7, notwendige Register sind. Das BS-Register 6 besteht aus Boundary-Scan Zellen kurz BS-Zellen 8, die über Schieberegisterleitung 9 zu einem Schieberegister zusammenschaltbar sind. Die BS-Zellen 8 umfassen hierbei unter anderem Eingangszellen 8a, Ausgangszellen 8b sowie nicht dargestellte Steuerzellen zum Steuern der Eingans- bzw. Ausgangspuffer 3, 4. Das BS-Register 6 dient dem Testen der Verbindungen zwischen Schaltkreisen und gegebenenfalls auch für den Test der internen Logikschaltung 2. Testvektoren werden hierbei seriell durch die Boundary-Scan Zellen 8 über den TDI-Pin eingeschoben und können ebenfalls seriell bei Bedarf über den TDO-Pin ausgeschoben werden.

Des weiteren ist ein Instruktionsregister 10 mit einem Instruktionsdekoder 11 und einem Schieberegister 12 gemäß dem Standard vorgeschrieben. Wird das Instruktionsregister 12 in den TDI/TDO-Pfad geschaltet, können Instruktionen in das Register 12 eingeschoben werden, die von dem Instruktionsdekoder 11 dekodiert werden. Diese Instruktionen umfassen eine Reihe von optionalen Instruktionen und Standard- Instruktionen, von denen hier lediglich die Instruktion EXTEST und SAMPLE/PRELOAD hervorgehoben werden. Die EXTEST Instruktionen erlaubt die Ausführung eines Verbindungstests, bei denen die Verbindung zwischen der Ausgabe einer Logikschaltung 2 und der Eingabe einer anderen Logikschaltung überprüft werden. Das BS-Register 6 wird hierbei in den TDI/TDO-Pfad geschaltet. Die SAMPLE/PRELOAD Instruktion dient dem Sampling des externen Signalverhaltens an den Eingabepins. Obwohl das BS-Register 6 durch die Instruktion in den TDI/TDO-Pfad geschaltet wird, bleibt die Logikschaltung 2 im Normalbetriebsmodus. Die Instruktion erlaubt eine Momentaufnahme des Datenflusses von den Eingangspins zur Logikschaltung 2 an den eingabeseitigen Boundary-Scan Zellen 8a bzw. des Datenflusses von der Logikschaltung 2 zu den Ausgabepins an den ausgabeseitigen Boundary-Scan Zellen 8b. Mit der Die SAMPLE/PRELOAD Instruktion können zudem bekannte Datenpattern in die Ausgangszellen 8b für nachfolgende Operationen geladen werden, während die Logikschaltung im Normalbetrieb ist.

Zum Steuern der Register 5 sind in der IEEE 1149 Architektur mehrere Steuersignale, die im Folgenden mit Modus-, Takt-, Aktualisierungs- und Schiebesignal bezeichnet werden, vorgesehen. Das im Stand der Technik als Modussignal bekannte, aber im Rahmen dieser Anmeldung als Globalmodussignal bezeichnete Signal steuert unter anderem in den BS-Zellen 8befindliche Multiplexer sowohl in Eingangs- als auch Ausgangsrichtung. Ist das Globalmodussignal auf 1 gesetzt, sind die Multiplexer so geschaltet, daß Daten aus dem Eingangszellen 8a unabhängig von den Daten der Eingabepuffer 3 in die Logikschaltung 2 eingegeben werden, sowie die Daten in den Ausgangszellen 8b unabhängig von den Ausgabedaten der Logikschaltung 2 an die Ausgabepuffer 4 weitergegeben werden. Für den Fall, daß das Globalmodussignal gleich null ist, sind die Multiplexer so geschaltet, daß die BS-Zellen 8 die Ein- und Ausgabe von Daten in die Logikschaltung 2 nicht beeinflussen.

Die folgende Tabelle 1 zeigt den Wert des Globalmodussignals für verschiedene im Standard IEEE 1149.1 vorgesehene sogenannte JTAG-Instruktionen. Somit ist zu erkennen, daß zum Beispiel während einer EXTEST-Instruktion der Ausgang (IO- Pin) von der zugeordneten Ausgangszelle, oder genauer gesagt, von einem in der Ausgangszelle befindlichen Flip-Flop, getrieben wird. Tabelle 1

Die Steuersignale, einschließlich des Globalmodussignals, werden von einem Tab-Controller 13 definiert. Hierbei kann das Globalmodussignal aber auch direkt vom Instruktionsdecoder 4 an die BS-Zellen 8 geliefert werden.

Die Baugruppenprüfung, insbesondere in der Fertigung von Bauelementen, erfolgt in immer größeren Maße über das oben beschriebene BS-Verfahren. Demgemäß wird die Hardware entsprechend dem Standard IEEE 1149.1 vorgeleistet. Zur Baugruppenprüfung (Verbindungstests) dient vor allem die Instruktion EXTEST. Bei dieser Instruktion unterliegen die Eingänge und Ausgänge der Kontrolle der BS-Zellen 8. In diesem Fall können Signale an den Eingängen und Ausgängen nur über das BS-Verfahren generiert werden. Wenn nun jedoch spezielle Signale benötigt werden, wie z. B. ein von der Logikschaltung 2 generierter Systemtakt, der wiederum von anderen Schaltungen benötigt wird, dann muß auf die EXTEST-Instruktion gänzlich verzichtet werden. Liegt also bei herkömmlichen Bauelementen der Fall vor, daß man bei der Baugruppenprüfung auf bestimmte Signale vom Core bzw. der Logikschaltung angewiesen ist, die nicht über das BS-Verfahren generiert werden können, darf der betroffene komplette Baustein für den Verbindungstest nicht genutzt werden, was zu einer geringeren Testabdeckung führt.

Der Erfindung liegt daher das Problem zugrunde, einen elektronischen Baustein zu schaffen, bei dem die Eingänge und Ausgänge des Baussteins (IOs) sowohl im Normalbetrieb als auch im Testbetrieb des Bausteins jeweils individuell geschaltet werden können.

Diese Aufgabe wird durch einen elektrischen Baustein gelöst, der mindestens eine Modussteuerzelle aufweist, die das Modussignal erzeugt und an die Scanzellen liefert.

Dieses hat den Vorteil, daß durch Einführung des zusätzlichen Zellentyps der Modussteuerzelle, die ausschließlich zur Steuerung des Modussignals für die zu einem IO-Pin dazugehörigen Multiplexer dient, gesteuert werden kann, ob die Daten der Ausgangszelle 8b oder das interne Signal der Logikschaltung 2 am IO-Pin vorliegen soll, und zwar auch während der z. B. EXTEST-Instruktion.

Bei einer vorteilhaften Ausgestaltung der vorliegenden Erfindung ist die Modussteuerzelle mit den Scanzellen zu einem Schieberegister zusammenschaltbar. Dadurch wird erreicht, daß Steuerdaten ohne größeren, zusätzlichen Aufwand in die Modussteuerzellen zusammen mit anderen Boundary-Scan Daten eingeschoben werden können.

Bei einer anderen vorteilhaften Ausgestaltung der vorliegenden Erfindung bilden die Daten, die durch das Schieberegister in die Modussteuerzelle eingeschoben werden, das Modussignal, wodurch eine Modussignalbeinflußung unabhängig von vorliegenden JTAG-Instruktionen erreicht wird.

Bei einer weiteren vorteilhaften Ausgestaltung der vorliegenden Erfindung ist eine Modussteuerzelle mit fast allen Scanzellen verbunden und liefert diese das Modussignal. Hierbei ist eine zentrale Ansteuerung aller BS-Zellen möglich und die Anzahl der Modussteuerzellen, die implementiert werden müssen, ist minimiert.

Bei einer besonders vorteilhaften Ausgestaltung der vorliegenden Erfindung erhält die Modussteuerzelle ein Globalmodussignal, das in Abhängigkeit von den Daten in der Modussteuerzelle modifiziert und als das Modussignal ausgegeben wird. Hierdurch wird eine Kompatibilität zum bisherigen Standard IEEE 1149.1 gewahrt, der das Globalmodussignal vorsieht.

Gemäß einem vorteilhaften Aspekt ist mindestens eine der Scanzellen eine Steuerzelle, die den Zustand eines Ausgangspuffers steuert um ein individuelles Steuern der Ausgangspuffer des Bausteins durchführen zu können.

Gemäß einem weitern vorteilhaften Aspekt ist mindestens eine der Scanzellen eine Ausgangszelle, die mit einem Ausgangspuffer verbunden ist und Daten an diese weitergibt um einen Verbindungstest durchführen zu können.

Gemäß einem anderen vorteilhaften Aspekt ist mindestens eine der Scanzellen eine Eingangszelle, die mit der Logikschaltung verbunden ist und Daten an diese weitergibt um einerseits Daten, die über die Eingangspuffer in den Baustein gelangen, für die Durchführung eines eingangsseitigen Verbindungstests abzugreifen und andererseits Daten in die Logikschaltung eingeben zu können.

Gemäß einem besonders vorteilhaften Aspekt bilden die Scanzellen Triplets, die aus einer Steuerzelle, einer Ausgangszelle und einer Eingangszelle bestehen, wobei jeweils eine Modussteuerzelle mit den Scanzellen eines Triplets verbunden ist und an diese das Modussignal liefert. Dadurch ist ein besonders hohe Flexibilität erreicht, die zum Beispiel bei Programmable Logic Devices (PLDs) erwünscht wird.

Gemäß einer anderen Ausführungsform weist die Modussteuerzelle einen ersten Flip-Flop auf, der ein Teil des Schieberegisters bildet um das Einschieben der Steuerdaten im Rahmen des Boundary-Scan Verfahrens zu ermöglichen.

Gemäß einer weiteren Ausführungsform weist die Modussteuerzelle einen zweiten Flip-Flop auf, der als Eingabe die Ausgabe des ersten Flip-Flops aufnimmt, um die Steuerdaten in der Modussteuerzelle speichern zu können.

Gemäß einer besonderen Ausführungsform weist die Modussteuerzelle einen Invertierer auf, der als Eingabe das Globalmodussignal erhält und das Globalmodussignal invertiert ausgibt, um eine besonders einfache und kostengünstige Implementierung der Modussteuerzellen im Rahmen des Boundary-Scan Verfahrens vorzusehen.

Gemäß einer Ausführungsform weist die Modussteuerzelle einen Modussignalmultiplexer auf, der das Globalmodussignal und das invertierte Globalmodussignal erhält, wobei der Steuereingang des Multiplexers mit dem Ausgang des zweiten Flip-Flops verbunden ist, und wobei der Modussignalmultiplexer in Abhängigkeit von der Ausgabe des zweiten Flip-Flops das Globalmodussignal oder das invertierte Globalmodussignal als Modussignal an die Scanzellen ausgibt. Dadurch wird eine besonders einfache Schaltung zum Modifizieren des bereits vorhandenen Globalmodussignals durch Steuerdaten in der Moduszelle vorgesehen.

Gemäß einer anderen Ausführungsform weist die Modussteuerzelle ein XOR-Gatter auf der das Globalmodussignal invertiert und es in den Modussignalmultiplexer eingibt. Bei dieser Lösung, die alternativ zum Invertierer zu sehen ist kann auf besonders einfache Weise ein invertiertes Globalmodussignal erzeugt werden.

Gemäß einer besonderen Ausführungsform wird die Modussteuerzelle als Modussteuerblock realisiert, wobei der Modussteuerblock eine erste abgewandelte Modussteuerzelle und eine zweite abgewandelte Modussteuerzelle aufweist, die jeweils erste und zweite Flipflops beinhalten und im Schieberegister in Serie geschaltet sind, und wobei weiterhin die erste abgewandelte Modussteuerzelle einen erweiterten Modussignalmultiplexer aufweist, der von dem zweiten Flipflop der ersten abgewandelten Modussteuerzelle und von dem zweiten Flipflop der ersten abgewandelten Modussteuerzelle angesteuert wird, Bei dieser Ausführungsform, kann gewährleistet werde, daß bestimmte I/Os sofort, ohne Unterbrechung, von JTAG-Instruktionen entkoppelt werden können.

Ausführungsbeispiele der Erfindung, sowie weitere Merkmale und Vorteile, werden im Nachfolgenden anhand der Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 eine schematische Darstellung eines herkömmlichen elektronischen Bausteins mit Boundary-Scan Testlogik;
Fig. 2 eine schematische Darstellung von Boundary-Scan Zellen und einer Modussteuerzelle eines ASICs gemäß eines ersten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 3 eine schematische Darstellung von Modussteuerzellen eines ASICs gemäß eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.
Wie zuvor beschrieben, zeigt Fig. 1 einen herkömmlichen elektronischen Baustein 1, insbesondere einen ASIC, mit Boundary- Scan Implementierung gemäß des Standards IEEE 1149.1. Die vorliegende Erfindung basiert auf einem solchen Baustein 1. Um Wiederholungen zu vermeiden wird im Folgenden Bezug auf den in der Beschreibungseinleitung, bezüglich der Fig. 1, beschriebenen Baustein genommen.
Bezugnehmend auf die Fig. 2 wird nun im Detail die beispielhafte Anordnung der BS-Zellen 8, die im Folgenden auch als Scanzellen bezeichnet werden, eines erfindungsgemäßen Bausteins dargestellt. Die BS-Zellen 8 weisen mindestens eine Eingangszelle 14, und/oder mindestens eine Ausgangszelle 15 und/oder mindestens eine Steuerzelle 16 auf. Jede der BS- Zellen 14, 15, 16 weist jeweils einen Eingangsmultiplexer 17, 18, 19, jeweils ein Register-Flip-Flop (Register-FF) 20, 21, 22, weiterhin jeweils ein Aktualisierungs-Flip-Flop (Aktualisierungs-FF) 23, 24, 25, und schließlich jeweils einen Ausgangs-Multiplexer 26, 27, 28 auf.
Die Register-FFs 20, 21, 22 werden durch ein Broadcastsignal (d. h. einem zentral an mehrere Elemente ausgegebenen Signal) CLOCK_DR getaktet und nehmen je nach Schaltung des Eingangsmultiplexers 17, 18, 19 mit der steigenden Flanke entweder Daten von der vorhergehenden BS-Zelle 14, 15, 16 oder von der Logikschaltung 2 (im Falle der Eingangszelle 14 vom IO-Pin) auf. Die Aktualisierungs-FFs 23, 24, 25 übernehmen die Daten aus den Register-FFs 20, 21, 22 und erhalten ebenfalls das CLOCK_DR Taktsignal. Im bevorzugten Ausführungsbeispiel wird das CLOCK_DR Signal am Eingang des Aktualisierungs-FFs 23, 24 25 invertiert, was durch den Kreis in der Fig. 2 angedeutet ist. Zusätzlich erhalten die Aktualisierungs-FF jedoch ein weiteres Broadcastsignal UPDATE-DR, das signalisiert, daß mit der nächsten fallenden Flanke des CLOCK_DR Signals die Daten aus den Aktualisierungs-FFs 23, 24, 25 ausgegeben werden. Auf die Daten, die im Aktualisierungs-FF gespeichert sind, wird im Folgenden auch als Scanzellendaten Bezug genommen.
Es wird hier bemerkt, daß der Standard IEEE 1149.1 lediglich die Boundary-Scan Funktionalität beschreibt, d. h. es werden keine Vorschriften für dessen Integration in die Schaltung definiert. Daher sind die hier verwendeten Strukturen für die BS-Zellen 8 lediglich als beispielhaft anzusehen.
Die Scanzellen 14, 15, 16 - genauer gesagt die Eingangsmultiplexer 17, 18, 19 - erhalten vom TAP-Controller 13 ein Schiebesignal 29 und können über Schieberegisterleitung 30 zu einem Schieberegister zusammengeschaltet werden. Die Ausgangsmultiplexer 26, 27, 28 erhalten über die Modussteuerleitungen 31 ein Modussignal (S_MODE), das bestimmt, ob sich die Scanzellen im Normalmodus oder im Testmodus befinden. Die einzelnen BS-Zellen 14, 15, 16 werden nun individuell im Normalmodus bzw. im Testmodus beschrieben.
Im Normalmodus, d. h. S_MODE = 0, erhält die Eingangszelle 14 von einem Buffer 32 Daten und gibt diese über den Ausgangsmultiplexer 26 an die Logikschaltung 2 weiter. Im Testmodus, d. h. S_MODE = 1 ist der Ausgangsmultiplexer 26 der Eingangszelle 14 so geschaltet, daß bei der nächsten Taktung durch UPDATE-DR und der nächsten fallenden Flanke des CLOCK-DRs die Daten des Aktualisierungs-FFs 23 in die Logikschaltung 2 weitergegeben werden. Die Daten des Aktualisierungs-FF 23 sind zuvor aus dem Register-FF 20 übernommen worden, das sie wiederum entweder über Buffer 32 oder Schieberegisterleitung 30 je nach Pegel des Schiebesignals 29 erhalten hat.
Im Normalmodus erhält die Ausgangszelle 15 von der Logikschaltung 2 Daten und gibt diese aufgrund der entsprechenden Schaltung des Ausgangsmultiplexers 27 direkt an Buffer 32 weiter. Im Testmodus ist der Ausgangsmultiplexer 27 so geschaltet, daß Daten aus dem Aktualisierungs-FF 24 an Buffer 32, und somit an den Ausgangspin angelegt werden. Die Daten sind je nach Pegel des Schiebesignals 29 zuvor über die Register-FF 20 eingeschoben worden und können nun zum Verbindungstest eingesetzt werden.
Im Normalmodus erhält die Steuerzelle 16 von der Logikschaltung 2 ein Ausgangs-Enablesignal 33 und gibt dies über den Ausgangsmultiplexer 28 an einen Steuereingang 34 des Buffers 32 weiter. Im bevorzugten Ausführungsbeispiel besteht der Buffer 32 aus mindestens einem Tristate-Buffer 32, der über das Ausgangs-Enable-Signal 33 gesperrt, geöffnet, oder in einem Hochimpedanzzustand (High-Z) geschaltet werden kann, und zwar um über die I/O-Leitung 31 mit dem I/O-Pin (nicht dargestellt) zu kommunizieren. Im Testmodus werden im Aktualisierungs-FF 25 befindliche Daten über den Ausgangsmultiplexer 28 als Steuerdaten an den Steuereingang 34 des Puffers 32 weitergegeben. Die Daten in dem Aktualisierungs-FF 25 sind zuvor vom Register-FF 22 übernommen worden, der diese wiederum je nach Schiebesignalpegel 29 über Schieberegisterleitungen 30 oder von der Logikschaltung 2 erhalten hat.
Zur Generierung des Modussteuersignal S_MODE weist der erfindungsgemäße Baustein mindestens eine Modussteuerzelle 35 auf. Die Modussteuerzelle 35 weist ein erstes Flip-Flop (FF) 36 auf, das mit den anderen BS-Zellen 14, 15, 16 über Schieberegisterleitung 30 seriell verbunden ist. Ebenso wie die Register-FFs 20, 21, 22 ist der erste FF 36 über das Signal CLOCK-DR getaktet. Des weiteren weist die Modussteuerzelle 35 einen zweiten Flip-Flop (FF) 37 auf, der in Analogie zu den Aktualisierungs-FFs 23, 24, 25 über die Signale CLOCK-DR und UPDATE-DR getaktet wird und als Eingabe die Ausgabe des ersten FFs 36 erhält. Weiterhin weist die Modussteuerzelle 35 einen Modussignalmultiplexer 38 auf, der über den Ausgang des zweiten FFs 37 gesteuert wird.
Die Modussteuerzelle 35 erhält das Globalmodussignal (MODE) im bevorzugten Ausführungsbeispiel direkt über Verbindungsleitungen vom Instruktionsdecoder 11. In anderen Ausführungsbeispielen ist die Modussteuerzelle dagegen mit dem TAP- Controller 13 verbunden und erhält von diesem das Globalmodussignal. Das Globalmodussignal wird einerseits direkt in den Modussignalmultiplexer 38 eingegeben und andererseits über einen zu der Modussteuerzelle 35 zugehörigen Invertierer 39 als zweite Eingangsgröße ebenfalls in den Modussignalmultiplexer 38 eingegeben. Das Globalmodussignal (MODE) hat in Abhängigkeit der JTAG-Instruktionen des BS-Verfahrens die Werte 1 oder 0 (s. Tabelle 1). Dieses Signal wird durch das Vorsehen der Modussteuerzelle 35 in Abhängigkeit von den im zweiten FF 37 befindlichen Daten modifiziert und als Modussignal (S_MODE) an die BS-Zellen 14, 15, 16 weitergegeben. Im bevorzugten Ausführungsbeispiel wird beim Vorliegen einer logischen "1" im zweiten FF 37 das invertierte MODE, generiert durch den Invertierer 39, als Modussignal S_MODE weitergegeben, während beim Vorliegen einer "0" im zweiten FF 37 das Globalmodussignal unverändert als S_MODE weitergegeben wird. Der zweite FF 37 erhält seine Daten aus dem ersten FF 36. Da der erste FF 36 ein Teil der Scankette bzw. des Schieberegisters ist, können somit Steuerdaten zur Steuerung des S_MODE über den TDI als Testvektor eingeschoben werden. Dadurch ergeben sich die folgenden Vorteile:

- Während der JTAG-Instruktionen (wie z. B. EXTEST), bei denen die Kontrolle der IOs normalerweise ausschließlich über die BS-Zellen 14, 15, 16 erfolgt, kann dennoch über die mindestens eine Modussteuerzelle 35 die Modusansteuerung übernommen werden, so daß mit den IOs individuell verfahren werden kann.
- Hierdurch können spezielle Signale, wie z. B. der Systemtakt, auch während des Verbindungstests zur Verfügung gestellt werden, da die BS-Zelle, die für die I/O des System-Takts zuständig ist, individuell in den Normalmodus durch entsprechendes Einschieben von Daten in den zweiten FF 37 der Modussteuerzelle 35 gebracht werden kann.
- Während des Normalbetriebs (d. h. Globalmodussignal MODE = 0) können ganz bestimmte Signale (Eingaben oder Ausgaben) auf einen beliebigen Zustand gesetzt werden, so daß eine Fehlereinfügung (fault insertion) an selektierbaren Bausteinschnittstellen mit Hilfe der EXTEST-Instruktion möglich ist.
- Während des Normalbetriebs (MODE = 0) können ganz bestimmte Signale (Inputs oder Outputs) auf einen beliebigen Zustand gesetzt werden, so daß Modus- oder Steuerfunktionen eines Bausteins über die JTAG-Schnittstelle abgewickelt werden können. Ein Beispiel hierfür wäre der Beginn des BOST (board self test) oder die Einstellung einer bestimmten Betriebsart.

Während in der obigen Beschreibung nur eine Modussteuerzelle 35, und deren Steuerung von jeweils einer Ausgangs-, Eingangs- und Steuerzelle 15, 14, 16 beschrieben wurde, sollte es für den Fachmann offensichtlich sein, daß es eine Vielzahl von Anordnungsmöglichkeiten der Modussteuerzelle 35 gibt oder mehrere Modussteuerzellen realisiert werden können. Im bevorzugten Ausführungsbeispiel steuert eine Modussteuerzelle 35 beliebig viele im Baustein angeordnete BS-Zellen 8. Hierbei kann die Modussteuerzelle an einer beliebigen Position in dem Schieberegister angeordnet sein.
Bei einem anderen Ausführungsbeispiel, das insbesondere im Bezug auf Programmable Logic Devices (PLDs) einsetzbar ist, werden vorteilhafterweise eine Vielzahl von im Baustein befindlichen BS-Zellen 8 in Triplets aufgeteilt, die jeweils aus einer Steuerzelle 16, einer Ausgangszelle 15 und einer Eingangszelle 14 bestehen und einem IO-Pin zugewiesen sind. Jedem dieser Triplets würde dann eine einzelne Modussteuerzelle 35 zugewiesen werden, wobei die Modussteuerzelle 35 das Modussignal S_MODE für das Triplet generiert. Die mehreren Modussteuerzellen erhalten alle das Globalmodussignal MODE und generieren individuelle Modussignale S_MODE, die sich voneinander unterscheiden können.
Bei einem anderen Ausführungsbeispiel wird jeder BS-Zelle 8 eine einzelne Modussteuerzelle 35 zugewiesen, um ein Höchstmaß an Flexibilität bei der individuellen Steuerung der BS- Zellen 8 vorzusehen. Im Allgemeinen gilt für die Steuerung der BS-Zellen 8, daß beliebig viele BS-Zellen 8 zusammengefaßt werden können, so daß die Anzahl der Modussteuerzellen 35 gering gehalten wird.
Im folgenden werden nun einzelne Anwendungsbeispiele des erfindungsgemäßen steuerbaren Ausblendens dedizierter IOs beschrieben.

Fehlereinfügung

Bei der Fehlereinfügung geht es darum, im Normalbetrieb (MODE = 0) Ein- oder/und Ausgänge auf einem bestimmten Potential zu halten. Hierzu wird zunächst mit der SAMPLE/PRELOAD- Instruktion die Modussteuerzelle 35 (MCC) so beschrieben, daß die Betroffenen Ein- oder/und Ausgänge mit BS-Zellen 8 verbunden werden (S-MODE = 1 für die entsprechenden BS-Zellen 8). Dies geschieht ab dem Zeitpunkt des UPDATE-DR Signals. Der Zustand des betroffenen Signals (HIGH = 1, LOW = 0, Hochimpedanzzustand) hängt von der dazugehörigen BS-Zelle 8 ab.
Die restlichen BS-Zellen 8 verbleiben im Normalmodus, d. h. S_MODE = 0. Die Rückführung aus dem Fehlereinfügungszustand erfolgt durch eine weitere Beschreibung der MCCs 35. Die EXTEST-Instruktion ist hierzu nicht erforderlich. Eine Befehlsfolge für Eintritt und Austritt in bzw. aus dem Fehlereinführungsmodus wird in der Tabelle 2 gezeigt: Tabelle 2

Steuerfunktionen

Hier geht es darum, im Normalbetrieb Ein- oder/und Ausgänge auf eine bestimmtes Potential zu halten.
Hierzu wird in Analogie zum Anwendungsbeispiel der Fehlereinfügung zunächst mit der SAMPLE/PRELOAD-Instruktion die Modussteuerzelle (MCC) so beschrieben, dass die Betroffenen Ein- oder/und Ausgänge mit BS-Zellen 8 verbunden werden (S-MODE = 1 für die entsprechenden BS-Zellen 8). Dies geschieht ab dem Zeitpunkt des UPDATE-DR Signals. Der Zustand des betroffenen Signals (HIGH = 1, LOW = 0, Hochimpedanzzustand) hängt von der dazugehörigen BS-Zelle 8 ab.
Die restlichen BS-Zellen 8 verbleiben im Normalmodus, d. h. S_MODE = 0. Die Rückführung aus dem Fehlereinfügungszustands erfolgt durch eine weitere Beschreibung der MCCs 35. Die EXTEST-Instruktion ist hierzu nicht erforderlich. Eine Befehlsfolge für Eintritt und Austritt in bzw. aus dem Steuermodus wird in der Tabelle 3 gezeigt: Tabelle 3

Anwendung Systemtakt

Hier geht es darum, im Testbetrieb (d. h. MODE = 1) Ein- oder/und Ausgänge mit der Logikschaltung zu verbinden.

A) Lösung mit Unterbrechung

Hierbei wird das Ausführungsbeispiel der Fig. 2 verwendet. Zunächst wird mit der EXTEST-Instruktion das Globalmodussignal mit UPDATE-IR auf MODE = 1 (Testbetrieb) gelegt. Anschließend werden die MCCs 35 so geladen, daß die betroffenen Ein- und Ausgänge (d. h. die Ausgänge an denen die Logikschaltung 2 den Systemtakt ausgibt) mit UPDATE-DR mit der Logikschaltung 2 verbunden werden (S_MODE = 0 für die entsprechenden BS-Zellen 8). Die restlichen BS-Zellen 8 bleiben im Testmodus (S_MODE = 1). Die Rückführung dieses Zustands erfolgt durch weitere Beschreibung der MCCs 35. Hierbei gibt es jedoch folgenden Nachteil: die betroffene Signale, wie z. B. die Systemtaktung werden zeitlich vom UPDATE-IR bis zum UPDATE-DR durch den Testmodus der entsprechenden BS-Zellen unterbrochen. Eine Befehlsfolge für die Lösung mit Unterbrechung wird in der Tabelle 4 gezeigt: Tabelle 4

B) Lösung ohne Unterbrechung

Bei dieser Anwendung wird ein Ausführungsbeispiel der vorliegenden Erfindung gemäß der Fig. 3 eingesetzt. Die Fig. 3 zeigt ein Modussteuerblock 40, der anstelle einer Modussteuerzelle 35 der Fig. 2 eingesetzt wird. Der mindestens eine Modussteuerblock 40 umfaßt eine erste abgewandelte Modussteuerzelle 42 (MCC_01) und eine zweite abgewandelte Modussteuerzelle 41 (MCC_M). Die beiden abgewandelten Modussteuerzellen 41, 42 weisen in Analogie zur Modussteuerzelle 35 der Fig. 2 jeweils einen ersten Flip-Flop (FF) 43, 44 getaktet über das CLOCK-DR-Signal und einen zweiten Flip-Flop (FF) 45, 46 getaktet durch das CLOCK-DR und UPDATE-DR-Signal auf.
Die beiden Modussteuerzellen 41, 42 sind mit ihren ersten FFs 43, 44 über Schieberegisterleitung 30 in Serie, hintereinander im Schieberegister der BS-Zellen angeordnet. Genauer gesagt, ist der erste FF 44 der MCC_M eingangsseitig mit einer vorherigen BS-Zelle 8 des Schieberegisters (oder dem TDI-Pin) und ausgangsseitig mit dem ersten FF 43 der MCC_01 verbunden, und der erste FF 43 der MCC_01 ist wiederum ausgangsseitig mit der nächsten BS-Zelle 8 (oder dem TDO-Pin) des Schieberegisters verbunden.
Die erste abgewandelte Modussteuerzelle MCC_01 weist einen erweiterten Modussignalmultiplexer 47 mit vier Eingängen A, B, C, D, sowie zwei Steuereingängen SEL0, SEL1 auf. Die MCC_01 42 erhält das Globalmodussignal MODE entweder vom TAP Controller 13 oder vom Instruktionsdecoder 11 und gibt dieses in beide Eingänge A und B des erweiterten Modussignalmultiplexer 47 ein. An dem Eingang C liegt eine logische "NULL" und am Eingang D liegt eine logische "EINS" an. Der zweite FF 45 ist mit dem Ausgang des ersten FFs 43 verbunden und übernimmt dessen Daten. Der Ausgang des zweiten FFs 45 ist mit dem ersten Steuereingang SEL0 des erweiterten Modussignalmultiplexers 47 verbunden. Der zweite FF 46 der zweiten abgewandelten Modussteuerzelle 41 übernimmt die Daten aus dem ersten FF 44 der zweiten abgewandelten Modussteuerzelle 41 und gibt diese als Steuerdaten an den zweiten Steuereingang SEL1 des erweiterten Modussignalmultiplexers 47 weiter. Die Tabelle 5 zeigt die Schalttabelle (bzw. das aus dem erweiterten Modussignalmultiplexer ausgegebene Modussignal S_MODE des erweiterten Modussignalmultiplexer 47) in Abhängigkeit von den Steuer- bzw. Selecteingangssignalen: Tabelle 5
Das am Ausgang Z ausgegebene Modussignal S_MODE wird, in Analogie zum ersten Ausführungsbeispiel an mindestens eine BS- Zelle 8 weitergegeben und steuert diese.
Im Folgenden wird nun beschrieben, wie die Anwendung zum Beibehalten der Systemtaktung während des Verbindungstests ohne Unterbrechung durch Einsatz des mindestens einen Modussteuerblocks 40 der Fig. 3 erreicht werden kann.
Mit der SAMPLE/PRELOAD-Instruktion werden zunächst die Steuerzellen des Modussteuerblocks 40, der den betroffenen Ein- und Ausgängen zugewiesen ist, auf MCC_M = 1 und MCC_01 = 0 gesetzt (d. h. die entsprechenden Daten werden über die ersten Flip-Flops 43, 44 in die zweiten Flip-Flops 45, 46 eingeschoben). Wie aus Tabelle 5 zu ersehen ist, resultiert daraus das Modussignal S_MODE = 0, d. h. die mit diesem Signal belieferten BS-Zellen 8 sind im Normalmodus. Mit der EXTEST UPDATE-IR- Instruktion wird der Ausgang S_MODE jetzt nicht mehr beeinflußt. Beim EXTEST UPDATE-DR ist darauf zu achten, daß die Zustände für MCC_M und MCC_01 beibehalten werden. Die nicht davon betroffenen Signale können beliebig mit Hilfe der EXTEST-Instruktionen in den Boundary-Test einbezogen werden. Dabei bleibt das Modussignal S_MODE für die betroffenen Ein- und Ausgänge ununterbrochen auf S_MODE = 0. Eine Rückführung dieses Zustands erfolgt durch weitere Beschreibung der ersten und zweiten abgewandelten Modussteuerzellen 41, 42 in den SAMPLE/PRELOAD-Instruktionen, d. h. setzten von MCC_M = 0 und MCC_01 = 0.
Eine Instruktionsfolge für die oben beschriebene Lösung ohne Unterbrechung wird in einer Tabelle 6 gezeigt: Tabelle 6
Mit dieser Konfiguration kann man alle Anwendungskombinationen (Fehlereinfügung, Steuerfunktionen) ebenfalls herstellen. Es ist weiterhin anzumerken, daß sämtliche Anmerkungen, die bezüglich einer Anordnung einer oder mehrer Modussteuerzellen 35 des ersten Ausführungsbeispiels relativ zu einer Mehrzahl von BS-Zellen 8 gemacht wurden in Analogie für eine Anordnung eines oder mehrer Modussteuerblöcke 40 bezüglich einer Mehrzahl von BS-Zellen 8 gelten.
Die zuvor beschriebenen Ausführungsbeispiele können prinzipiell bei allen integrierten Schaltkreisen, die Boundary Scan enthalten, implementiert werden, wobei eine Implementierung insbesondere bei Programmable Logic Devices (PLDs) und bei Field Programmable Gate Arrays) (FPGAs) interessant ist.
Zusammenfassend läßt sich sagen, daß das erfindungsgemäße Vorsehen von Modussteuerzellen eine steuerbare Ausblendung dedizierter IOs während JTAG-Instruktionen, bei denen die Kontrolle des Zustandes IOs ausschließlich über die Boundary- Scans erfolgt, wie z. B. EXTEST, ermöglich, aber auch umgekehrt, die Steuerung bestimmter I/Os im Normalbetrieb ermöglicht. Es wird hierbei jedoch betont, daß eine Vielzahl von Anordnungs- und Ausgestaltungsmöglichkeiten bezüglich der Modussteuerzellen bestehen. So könnte z. B. beim Ausführungsbeispiel der Fig. 2 anstelle des Modussignalmultiplexers 38 und dem Invertierer 39 ein XOR-Gatter angeordnet werden, das als Eingaben das Globalmodussignal MODE und das Signal des zweiten FF 37 erhält. Solche Variationen in der Ausgestaltung fallen jedoch unter den Schutzrahmen der angehängten Ansprüche.

Claims

1. Elektronischer Baustein (1)
mit einer Logikschaltung (2), die im Normalbetrieb über Eingangspuffer (3) Eingangsdaten erhält und/oder über Ausgangspuffer (4) Ausgangsdaten weitergibt,
mit Scanzellen (14, 15, 16), die zwischen der Logikschaltung (2) und den Eingangs- und/oder Ausgangspuffern (3, 4) angeordnet sind und Scanzellendaten in Abhängigkeit von einem Modussignal (S_MODE) anstelle der Eingangsdaten in die Logikschaltung (2) eingeben und/oder Scanzellendaten anstelle der Ausgangsdaten an die Ausgangspuffer (4) weitergeben
dadurch gekennzeichnet,
daß der Baustein (1) mindestens eine Modussteuerzelle (35) aufweist, die das Modussignal erzeugt und an die Scanzellen (14, 15, 16) liefert.

2. Elektronischer Baustein (1) nach Anspruch 1, dadurch gekennzeichnet, daß die Modussteuerzelle (35) mit den Scanzellen (14, 15, 16) zu einem Schieberegister zusammenschaltbar ist.

3. Elektronischer Baustein (1) nach einem des Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Daten, die durch das Schieberegister in die Modussteuerzelle (35) eingeschoben werden, das Modussignal bilden.

4. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die eine Modussteuerzelle (35) mit fast allen Scanzellen (14, 15, 16) verbunden ist und an fast alle das Modussignal liefert.

5. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modussteuerzelle (35) ein Globalmodussignal (MODE) erhält, das in Abhängigkeit von den Daten in der Modussteuerzelle (35) modifiziert und als das Modussignal (S_MODE) ausgegeben wird.

6. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mindestens eine Scanzelle eine Steuerzelle (16) ist, die den Zustand eines Ausgangspuffers (32) steuert.

7. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mindestens eine Scanzelle eine Ausgangszelle (15) ist, die mit einem Ausgangspuffer (32) verbunden ist und Daten an diesen weitergibt.

8. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mindestens eine Scanzelle eine Eingangszelle (14) ist, die mit der Logikschaltung (2) verbunden ist und Daten an diese weitergibt.

9. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Scanzellen Triplets bilden, die aus einer Steuerzelle (16), einer Ausgangszelle (15) und einer Eingangszelle (14) bestehen, wobei jeweils eine Modussteuerzelle (35) mit den Scanzellen eines Triplets verbunden ist und an diese das Modussignal liefert.

10. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modussteuerzelle (35) einen ersten Flip-Flop (36) aufweist, der ein Teil des Schieberegisters bildet.

11. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modussteuerzelle (35) einen zweiten Flip-Flop (37) aufweist, der als Eingabe die Ausgabe des ersten Flip-Flops (36) aufnimmt.

12. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modussteuerzelle (35) einen Invertierer (39) aufweist, der als Eingabe ein Globalmodussignal erhält und das Globalmodussignal invertiert ausgibt.

13. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modussteuerzelle (35) einen Modussignalmultiplexer (38) aufweist, der das Globalmodussignal und das invertierte Globalmodussignal erhält, wobei der Steuereingang des Modussignalmultiplexers (38) mit dem Ausgang des zweiten Flip-Flops (37) verbunden ist, und wobei der Modussignalmultiplexer (38) in Abhängigkeit von der Ausgabe des zweiten Flip-Flops (37) das Globalmodussignal oder das invertierte Globalmodussignal als Modussignal an die Scanzellen ausgibt.

14. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Scanzellen (14, 15, 16) Boundary-Scan Zellen gemäß dem Boundary-Scan Standard IEEE 1149.1 sind.

15. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modussteuerzelle (35) ein XOR-Gatter aufweist, der das Globalmodussignal invertiert und es in den Modussignalmultiplexer (38) eingibt.

16. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modussteuerzelle (35) als Modussteuerblock (40) realisiert wird, wobei der Modussteuerblock eine erste abgewandelte Modussteuerzelle (42) und eine zweite abgewandelte Modussteuerzelle (41) aufweist, die jeweils erste und zweite Flipflops (43, 44, 45, 46) beinhalten und im Schieberegister in Serie geschaltet sind.

17. Elektronischer Baustein (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste abgewandelte Modussteuerzelle (42) einen erweiterten Modussignalmultiplexer (47) aufweist, der von dem zweiten Flipflop (45) der ersten abgewandelten Modussteuerzelle (42) und von dem zweiten Flipflop (46) der ersten abgewandelten Modussteuerzelle (41) angesteuert wird.