DE2838887A1

DE2838887A1 - Informationsprozessor

Info

Publication number: DE2838887A1
Application number: DE19782838887
Authority: DE
Inventors: Norimitsu Nakamura
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-09-06
Filing date: 1978-09-06
Publication date: 1979-03-08
Also published as: DE2838887C2; US4259717A; JPS5440049A

Description

Inforroationsprozessor

Die vorliegende Erfindung bezieht sich auf einen Informationsprozessor, bei dem eine arithmetische Steuereinheit (ACU), ein Arbeitsspeicher (MMU), und ein Eingang und ein Ausgang der Steuerung einer Firmware unterworfen sind und insbesondere einen Informationsprozessor des oben angegebenen Typs, bei dem eine Programmunterbrechung von jeder der Einheiten während der Ausführung von Befehlen der Firmware annehmbar ist.

Mitder jüngsten Entwicklung der "large scale integration" (LSI), ist es eine übliche Praxis geworden, daß der arithmetische Steuerteil und der Eingangs-Ausgangssteuerteil in einem Mikrocomputersystem durch eine fest verdrahtete Logik aufgebaut werden. Die Notwendigkeit einer Kostenreduzierung und einer leichten Veränderung der Systemfunktion hat dazu geführt, daß ein Computersystem entwickelt wurde, das "weiche Logik¹¹, "Firmware"genannt, verwendet und nun vorherrschend in verschiedenen Typen von Informationsprozessoren verwendet wird. Die aus einer Anzahl von Mikrobefehlen bestehende Firmware füllt einen Festwertspeicher mit wahlfreiem Zugang (ROM) auf und Mikrobefehle (mehrere oder mehrere Zehnarschritte), die einer Mnemon.i^; entsprechen , die durch einen Benutzer geschrieben ist, werden ausgelesen und ausgeführt. Die Firmware enthält Befehle für den Zugriff zu dem Bus, wie beispielsweise einen COM-Befehl und einen Befehl zum Blockieren einer Unterbrechung, wi^ beispielsweise einen Sprungbefehl.

In der Figur 1 ist 'lie Zwischenverbindung zwischen den jeweiligen Einheiten, die einen Informationsprozessor bilden, dargestellt. Ein Arbeitsspeicher (MMU) 1 ist durch einen Speicherbus (M-BUS) 2 mit einer Zentraleinheit (CPU) 3 ver-

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bunden. Eine Mehrzahl von Eingangs-Ausgangseinheiten (1/0(1) bis I/O(n)) sind über einen Eingangs/Ausgangsbus 5 mit der Zentraleinheit 3 verbunden. Die Zentraleinheit 3 enthält eine nicht dargestellte Eingangs-und Ausgangsgerätesteuerung (IOCJ. Mit einem so aufgebauten Informationsprozessor erzeugt die Eingangs/Augangseinheit 4 beim Empfang eines Befehls zur' Zentraleinheit 3 ein Unterbrechungsanforderungssignal, um eine Datenübertragung von und zu dem Arbeitsspeicher MMU' 1 anzufordern. Bei einer solchen Datenübertragung werden die Adresse, des Arbeitsspeichers MMU Γ und die Länge des Ubertragungsblocks der zu übertragenden Daten u.s.w. durch die Zentraleinheit CPU 3 gesteuert.

Wenn die Datenübertragung durchgeführt ist, oder wenn während der Datenübertragung ein Fehler eintritt, erzeugt die Eingangs-Ausgangseinheit 4 ein Unterbrechungssignal in Richtung auf die Zentraleinheit CPU 3 zur Beendigung der Datenübertragung. Die Datenübertragung wird in diesem Falle folgendermaßen ausgeführt. Die Eingangs/Ausgangseinheit 4 sendet ein Unterbrechungsanforderungssignal an den Eingangs/Ausgangsbus 5 und die Zentraleinheit 3 empfängt das Unterbrechungsan- £)3derungssignal und erzeugt ein Unterbrechungsquittungssignal. Das Unterbrechungsquittungssignal läuft über entsprechende Eingangs/Ausgangseinheiten (1/0(1) bis I/0(n)) und erreicht die Eingangs/Ausgangseinheit 4, die das Unterbrechungssignal erzeugt hat. Dieses Unterbrechungsquittungsverfahren wird ein "Daisy Chain System" genannt. Nach dem Empfang des Ünterbrechungsquittungssignals sendet die Eingangs/Ausgangseinheit 4 die Unterbrechungssignalinformation, die für den Eingangs/Ausgangsbus 5 erforderlich ist, wie beispielsweise eine Kanalnummer und eine Art Programmunterbrechung. Wenn es sich bei dieser Art der Programmunter-

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brechung um eine Datenübertragungsanforderung handelt, hat die Zentraleinheit Zugriff zu dem Arbeitsspeicher 1 und führt die Datenübertragung mit der Eingangs/Ausgangseinheit durch.

Figur 2 zeigt die Zwischenverbindung eines anderen Informationsprozessors auf den die vorliegende Erfindung angewendet ist. In diesem System sind eine arithmetische Steuereinheit ACU 12, Eingangs/Ausgangssteuereinrichtungen (IOC(1) bis IOC (n)) und ein Arbeitsspeicher (MMU) 13 in herkömmlicher Weise mit einem gemeinsamen Bus 11 verbunden. Die Zentraleinheit 3 ist in diesem Fall mit einer Mehrzahl von Eingangs/ Ausgangssteuereinrichtungen versehen, die verschiedene Eingangs- und Ausgangsvorrichtungen steuern. Bei einer solchen Anordnung können die entsprechenden Einheiten, wie ACU 12, IOC 14 und MMU 13 mit dem gemeinsamen Bus 11 an derselben Vorrangebene verbunden sein. Die IOC-Einheit 14 kann so entworfen sein, daß sie eine Mehrzahl von IOC's überwacht oder eine Mehrzahl von ACU's 12 mit dem gemeinsamen Bus 11 verbindet. Ein so aufgebauter Prozessor kann eine dezentralisierte Datenverarbeitung bewirken und den Durchsatz verbessern. Jeder der entsprechenden Einheiten 12 bis 14, die mit dem opmeinsamen Bus 11 verbunden sind, ist mit einem "contention'^LKreis für den Bus 11 versehen. Wenn der Bus 11 verwendet wird,werden ein Bus-Besetzt-Signal, die Adresse (Kanalnummer) einer gerufenen Gegeneinheit, die Adresse (Kanalnummer) einer rufenden Einheit, Ubertragungsdaten, Steuerinformation und dergl. an den Bus 11 ausgesendet. Die gerufene Gegeneinheit überträgt oder empfängt, wenn sie die Information empfängt, Information in Übereinstimmung mit der Steuerinformation zur und von der rufenden Einheit. Wenn die ACU 12 den Bus-Zugriffsbefehl in der Firmware ausführt und eine Anforderung zur Benützung des Busses 11 gerade aus-

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sendet, die Anforderung ausgesendet hat, laufend den Unterbrechungs -Inhibit-Befehl ausführt oder die Ausführung der Firmware unterbricht, kann, wenn eine andere Einheit an dein Bus den Bus 11 belegt und einen Zugriff zur ACU 12 herstellt, die Unterbrechung solange nicht angenommen werden, bis die ACU 12 die Firmware vollständig ausführt.

Demgemäß besteht eine Aufgabe der vorliegenden Erfindung darin, einen durch eine Firmware gesteuerten Informationsprozessor anzugeben, der eine Unterbrechung annehmen kann, während irgendein Befehl der Firmware, ausgenommen der Unterbrechungs-Inhibit-Befehl, ausgeführt wird. Außerdem soll ein Informationsprozessor mit einem besseren Durchsatz angegeben werden,in dem er bewirkt, daß, wenn die ACU-Einheit 12 einen Buszugriffsbefehl in der Firmware ausführt und dazu übergeht, eine Anforderung zur Benutzung des Busses 11 auszusenden oder diese Anforderung bereits ausgesendet hat, das Timing der Befehlsausführung in einem Wartezustand ist und die Unterbrechung bei einem vorgegebenen Timing annimmt, oder daß die Unterbrechung bei dem Timing.der Ausführung des nächsten Befehls der Firmware bewilligt wird, nachdem die Unterbrechungsinhibitausführung beendet ist, wenn die ACU-Einheit 12 während der Ausführung des Unterbrechungs-inhibit-Befehls durch die ACU-Einheit 12 unterbrochen wird. Ein arithmetischer Steuerkreis ACU überträgt seine Steuerung von der Ausführung der Firmware auf ein Unterbrechungs -Verarbeitungs-Unterprogramm und bearbeitet den Unterbrechungs-Vcrarbeitungs-Betrieb.

Zur Lösung der oben angegebenen Aufgabe wird ein Informationsprozessor vorgesehen, der eine Mehrzahl von Vorrichtungen aufweist, die einander und unter der Steuerung dor Firmware zugänglich sind, der Mittel zur Erzeugung eines Zeitablauf-

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signals enthält, mit deren Hilfe Zeitsignale zur Ausführung der Firmware erzeugt werden und der ein Timing-Wartemittel enthält, das bewirkt, daß die Zeitablauferzeugungsmittel in einem Wartezustand sind.

Im folgenden wird die Erfindung anhand der Figuren näher erläutert. Es zeigt:

Figur 1 ein Blockschaltbild eines herkömmlichen Informationsprozessors ,

Figur 2 ein Blockschaltbild eines Informationsprozessors, auf den die Erfindung angewendet wird,

Figur 3 ein Blockschaltbild eines Hauptteils eines arithmetischen Steuerkreises,

Figur 4 das Schaltbild eines Ze it ablauf steuerkreises,

Figur 5 einen Satz von Zeitdiagrammen der Ausgangesignale von dem in der Figur 4 dargestellten Zeitablaufsteuerkreis ,

Figur 6 einen Satz von Zeitdiagrammen zur DArstellung einer Ubergangsphase, in der die arithmetische Steuereinheit gemäß einem COM-Befehl in der Firmware in einen Wartezustand gezwungen wird,

Figur-7 einen Satz von Zeitdiagrammen zur Darstellung einer Ubergangsphase, in der eine Unterbrechung eintritt, wenn ein Stop-Schalter auf dem iJartungsfeld die arithmetische Steuereinheit in einen Wartezustand bringt,

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Figur 8 einen Satz von Zeitdiagraminen zur Darstellung einer Unterbrechung von dem Bus während der Ausführung des COM-Befehls,

Figur 9 pjnen Satz von Zeitdiagrammen zur Darstellung eines Unterbrechungsbetriebs während der Ausführung eines Unterbrechungs-Inhibit.-Befehls, wie beispielsweise eines Programmsprungbefehls, und

Figur 10 einen Satz von Zeitdiagrammen zur Darstellung einer Ubergangsphase, in der eine Unterbrechung eintritt, während ein Ordnungs-Firmware-Befehl ausgeführt wird.

In der Figur 3 ist das Blockschaltbild eines peripheren Kreises dargestellt, das sich auf einen erfindungsgemäßen Informationsprozessor bezieht.

In der Figur ist der Ubertragungs- und Empfangskreis 31 über Treiber/Empfängerkreise 32 bis 34 mit einem Adressenbus 35, einem Datenbus 36 und einem Steuerbus 37 verbunden, wobei diese Busse mit einem gemeinsamen Bus 11 verbunden sind. Der Übertragungs/Empfangskreis 31 sendet, wenn ein Bus-Zugriffsbefehl ausgeführt wird, die Information in Übereinstimmung mit einem Lese/Schreibbefehl an den Adressenbus 35 und den Steuerbus 36 und es wird der Betrieb des Datenbus in Übereinstimmung mit dem Lesebefehl oder dem Schreibbefehl in einen Empfangsbetrieb oder einen Übertragungsbetrieb geändert. Die oben angegebene Beschreibung bezieht sich auf einen Fall, in dem Daten von einem Leitrechner auf einen Arbeitsrechner übertragen werden. Umgekehrt, wenn eine Programmunterbrechung von dem Arbeitsrechner auf den Leitrechner stattfindet, und

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wenn seine Unterbrechung angenommen wird, ändert der Leitrechner die Betriebsarten des Adressenbus und des Datenbus in den Empfangsbetrieb um oder überträgt Daten an den Datenbus 36, wobei er Steuerdaten auf dem Steuerbus 37 benutzt. Es ist ein Prüfkreis 39 für den Unterbrechungspegel mit dem Datenbus 36 über den Treiber/Empfänger 33 verbunden. Der Prüfkreis 39 für den Unterbrechungspegei überwacht den Datenbus 36 und prüft einen eingegebenen Unterbrechungspegel. Ein Kanal- und Steuerprüfkreis 40 ist über die Treiber/ Empfängerkreise 32 und 34 mit dem Adressenbus 35 und dem Steuerbus 37 verbunden. Der Kanal-und Steuerkreis 40 überwacht den Adressenbus 35 und den Steuerbus 37 und prüft ob zu der Einheit, zu der der Kreis 40 gehört, ein Zugriff besteht oder nicht. Einer der Ausgangsanschlüsse des Kanal- und Steuerprüfkreis 40 ist mit dem Steueranschluß des Übertragungs/Empfangskreises und der andere Ausgangsanschluß mit einem der Eingangsanschlüsse eines ersten AND Kreises 41 und mit einem der Eingangsanschlüsses eines zweiten AND Kreises 43 verbunden. Der Ausgangsanschluß des Prüfkreises 3 9 für den Unterbrechungspegel ist mit dem anderen Eingangsanschluß des AND Kreises 41 über einen Inverter 4 2 und mit dem anderen Eingangsanschluß des zweiten AND Kreises 43 verbunden. Der Ausgangsanschluß des AND Kreises 41 ist mit dem gemeinsamen Bus 11 über einen Treiber/Empfängerkreis 44 verbunden. Der Ausgangsanschluß des zweiten AND Kreises 43 ist mit dem Steueranschluß eines ZeitablaufSteuerkreises 45 verbunden. Der Zoitablaufsteuerkreis 45 gibt.an einen Bussteuerkreis 46 den Befehl, den Bus zu belegen, wenn er einen Bus-Zugriffsbefehl empfängt und empfängt ein Bus-Zugriffsbeendigungssignal von dem Bussteuerkreis 46 und beendet den Bus-Zugriffsbefehl. Wenn ein Unterbrechungsanf order ungs signal eingegeben wird, .steuert er seinen Zeitablauf und außerdem den Zeitablauf des Bus-Zugriffsbefehls und des Unterbrechungs-

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Inhibit-Befehls. Wenn zu dem Kanal- und Steuerprüfkreis 40 und dsm Prüfkreis 39 für den Unterbrechungspegel per se ein Zugriff besteht, und ein Unterbrechungspegel vorliegt, der für eine Unterbrechung annehmbar ist, senden sie ein Unterbrechungssignal an den Zeitablaufsteuerkreis 45. Andererseits werden beide einen Unterbrechungspegel aufweisen, der die Unterbrechung nicht zuläßt. In einem solchen Fall .senden bei do ein negatives Quittungssignal (NAK) zu dem gemeinsamen Bus 11 zurück. Der ZeitablaufsLeuerkreis 45 ist mit dem BusFteuerkreis verbunden. Der Bussteuerkreis 46 ist mit dem gemeinsamen Bus 11 über den Treiber/Empfänger 47 verbunden. Der andere Ausgangsanschluß des Bussteuerkreises 46 ist mit dem anderen Steueranschluß des Obertragungs- und Empfängerkreises 31 verbunden.

In der Figur 4 ist ein Schaltplan des Zeitablaufsteuerkrcises dargestellt. Der Ausgangsanschluß des zweiten AND Kreises 43 ist mit einem D EingangsanscRluß eines Unterbrechungsannahme-Flip-Flops 51 als ein Unterbrechungsbewilligungskreis verbunden. D.er Q Ausgangsanschluß des Flip-Flops 51 ist mit dem Ubertragungs- und Empfängerkreis 31 verbunden. Das Unterbrechungsannahme-Flip-Flop 51 wird durch ein Unterbrechungsanforderungssignal gesetzt, das durch den Unterbrechungspegelprüfkreis 39 bewertet wird , ob es einen Unterbrechungspegel aufweist, der höher ist als der Pegel, den die ACU-Einheit laufend überdeckt^ und die Unterbrechung wird angenommen. Der Ausgangsanschluß des zweiten AND Kreises 43 ist mit dem D Eingangsanschluß eines Befehlsausführungs-Inhibit-Flip-Flops 52 als ein Befehlsausführungssperrkreis und außerdem mit dem Zeitablauferzeugungskreis 53 verbunden. Das Flip-Flop 52 wird verwendet um vorübergehend zu erzwingen, daß die Ausführung des Bus-Zugriffsbefehls in einem WartezusLand ist, wenn die Unterbrechung von dem Flip-Flop 51 angenommen wird.

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~ 1 D~

Der Ausgangsanschluß des zweiten AND Kreises 43 ist mit dein Eingangsanschluß des zweiten Inverters 54 verbunden. Der Ausgangsanschluß des zweiten Inverters 54 ist mit dem ersten Eingangsanschluß des ersten NAND Kreises 55 verbunden. Der Ausgangsanschluß des ersten NAND Kreises 55 ist mit einem der Eingangsanschlüsses eines NOR Kreises 56 verbunden. Der Ausgangsanschluß des ersten NOR Kreises 56 ist mit dem ersten Eingangsanschluß eines Verschiebekreises 57 verbunden. Der Verschiebekreis 57 enthält Flip-Flops 58 bis 61 vom D-Typ, wobei beispielsweise jedes ein Teil einer Vierergruppe ist. Beispielsweise ist für die Flip-Flops das von Texas Instruments hergestellte Bauteil SN74175 geeignet.

Der Q Ausgangsanschluß des ersten Flip-Flops 58 im Schieberegister 57 ist mit dem D Eingangsanschluß des zweiten Flip-Flops 59 verbunden. Der Q Ausgangsanschluß des ersten Flip-Flops 58 ist mit dem zweiten Eingangsanschluß des ersten NAND-Kreises 55 verbunden. Der Q Ausgangsanschluß des zweiten E'lip-Flops 59 ist mit dem D Eingangsanschluß des dritten Flip-Flops 60 , mit dem Eingangsanschluß des zweiten NAND Kreises 62 und außerdem mit einem der Eingangsanschlüsse des dritten AND Kreises 63 verbunden. Der Q Ausgangsanschluß des dritten Flip-Flops 60 ist mit dem D Eingangsanschluß des vierten Flip-Flops 61 und mit einem der Eingangsanschlüsse des dritten NAND Kreises 64 verbunden. Der Q Ausgangsanschluß des dritten Flip-Flops 60 ist mit dem anderen Eingangsanschluß des zweiten NAND Kreises 62 verbunden. Der Q Ausgangsanschluß des vierten Flip-Flops 61 ist mit dem anderen Eingangsanschluß des dritten NAND Kreises 64 , einem der Eingangsanschlüsse des vierten AND Kreises 65 und mit Takteingangsanschlüssen eines Flip-Flops 67 des Wartungsfeldes und eines COM-Flip-Flops 68 verbunden, wobei diese beiden einen Zeitablaufwartekreis bilden. Der Q Ausgangsanschluß des COM Flip-Flops 65 ist mit

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einem der Eingangsanschlüsse des zweiten NOR Kreises 69,verbunden, dessen anderer Eingangsanschluß mit dem Q Ausgangsanschluß des Flip-Flops 67 des Wartungsfeldes verbunden ist. Der Ausgangsanschluß des zweiten NOR Kreises 69 ist mit dem dritten Eingangsanschluß des ersten NAND Kreises 55 und mit einem der Eingangsanschlüsse des dritten NOR Kreises 70 verbunden. Der andere Eingangsanschluß des dritten NOR Kreises 70 ist mit dem anderen Eingangsanschluß des vierten AND Kreises verbunden. Der Ausgangsanschluß des dritten NOR Kreises 70 ist mit dem CLR Eingangsanschluß eines Befehlsausführungssperrkreises 5 2 verbunden. Der D Eingangsanschluß des Kreises 52 ist mit dem D Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 verbunden. Der Q Ausgangsanschluß des Flip-Flops 52 ist mit dem anderen Eingangsanschluß des dritten AND Kreises 63 verbunden. Der Ausgangsanschluß des dritten AND Kreises 63 ist mit dem Ubertragungs- und Empfängerkreis verbunden. Mit dem CK Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 und mit dem CLR Eingangsanschluß dieses Flip-Flops sind der Ausgangsanschluß des vierten AND Kreises 6 5 und der Ausgangsanschluß des zweiten NAND Kreises 62 verbunden.

Die Figuren 5A bis 5E zeigen ein Grundzeitablaufdiagrainm zur Erläuterung des Betriebs des in der Figur 4 dargestellten Datenprozessors. In den Figuren stellt die Figur 5A ein Taktsignal dar, das von dem Oszillator 71 ausgesendet wird. Die Figuren 5B bis 5E zeigen Zeitsignale T1 bis T4, die von dan ersten bis zu dem vierten Flip-Flop 58 bis 61 in dem Schiebekreis 57 erzeugt werden. Das Zeitsignal T1 der Figur 5B wird an dem Q Ausgangsanschluß des ersten Flip-Flops 58 in dem Schiebekreis 57 abgenommen und die hochpegeligen Signale des Signals T1 werden dem D Eingangsanschluß des zweiten Flip-Flops 59 zugeführt. Das zweite Zeitsignal T2 der Figur 5C

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wird von dem Q Ausgangsanschluß des zweiten Flip-Flops 59 abgeleitet. Das zweite Zeitsignal T2 wird an den D Eingangsanschluß des dritten Flip-Flops 60 angelegt. Das dritte in der Figur 5D dargestellte Zeitsignal T3 wird an dem Q Ausgangsanschluß des dritten Flip-Flops 60 erzeugt. Das Zeitsignal T3 von dem Q Ausgangsanschluß wird an den D Eingangsanschluß des vierten Flip-Flops 61 angelegt, das wiederum das vierte Zeitsignal T4 erzeugt. Das Zeitsignal T3 von dem Q Ausgangsanschluß des dritten Flip-Flops 60 und das Zeitsignal T4 von dem Q Ausgangsanschluß des vierten Flip-Flops 61 werden an den dritten NAND Kreis 64 angelegt. Als Ergebnis wird das Ausgangssignal des NAND Kreises 64 ein tiefpegeliges Signal, das wiederum an den ersten NOR Kreis 56 angelegt wird, der an dem Ausgangsanschluß ein tiefpegeliges Signal erzeugt. Das tiefpegelige Signal wird an den D Eingangsanschluß des ersten Flip-Flops 58 angelegt. Als Ergebnis fällt das Zeitsignal Tl ab und wird dann sukzessive an die zweiten bis vierten Flip-Flops 59 bis 61 angelegt und die Zeitsignale T2 bis T4 fallen ab.

Eine Reihe dieser Zeitsignale bildet einen Maschinenzyklus und die Befehle der Firmware werden durch eine Wiederholung des Maschinenzyklusses ausgeführt.

In der Figur 6 ist eine Reihe von Zeitablaufdiagrammen dargestellt-, aus denen die Tatsache ersichtlich ist, daß das Timing der ACU-Einheit 12 in einem Wartezustand ist, wenn der Bus -Zugriffsbefehl ausgeführt wird.

Tn der Figur 6A ist der Verlauf eines Taktsignals dargestellt. Die Figuren 6B bis 6E zeigen die Verläufe von Zeitsignalen T1 bis T4. Die Figur 6F zeigt den Verlauf eines arithmetischen Steuersignals. Die Figur 6G zeigt den Verlauf eines Ausgangs-

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gangssignals eines COM Flip-Flops oder eines Flip-Flops des Wartungsfelds. Die Figur 611 zeigt den Verlauf eines BAT-Signals. Ein Bus-Zugriffsbefehl der Firmware wird während einer Periode A1 ausgeführt und ein nächster Ordnungsbefehl wird während der Periode Λ2 ausgeführt.

In Abhängigkeit von dem Grundtaktsignal entstehen die Zeitsignale T1 bis T4 in der richtigen Reihenfolge. Zu dieser Zeit wird das Zeitsignal T4 an den Takteingang des COM Flip-Flops 68 und den Takteingang des Wartungsfeldes 67 angelegt. Wenn der Bus-Zugriffbefehl ausgeführt Wird, wird ein COM Signal von dem Ubertragungs- und Empfängerkreis 31 in das COM Flip-Flop 68 eingegeben. -Als Ergebnis wird der Q Ausgang des COM Flip-Flops 68 invertiert und dann an einen der Eingangsanschlüsse des zweiten NÖR Kreises 69 angelegt, dessen anderer Eingangsanschluß ein Q Ausgangssignal des Flip-Flops 67 des Wartungsfeldes empfängt. Das Ausgangssignal des zweiten NOR Kreises 69 wird als ein hochpegeliges Signal an den dritten Eingangsanschluß des ersten NAND Kreises 55 angelegt. Ein Signal mit einem hohen Pegel wird an den Eingangsanschluß des ersten NAND Kreises 55 durch den Inverter 54 angelegt. An den anderen Eingangsanschluß des NAND Kreises 55 wird das Q Signal des Flip-Flops 58 angelegt. Dann erzeugt der erste NAND Kreis 55 ein tiefpegeliges Ausgangssignal, wenn das Q Signal hochpegelig wird. Das tiefpegelige Signal wird an einen der Eingangsanschlüsse des ersten NOR Kreises 56 angelegt. Der NOR Kreis 56 erzeugt ein tiefpegeliges Signal , das wiederum an den D Eingangsanschluß des Flip-Flops 58 angelegt wird. Es fallen dann die Zeitsignale T1 bis T4 in der richtigen Reihenfolge ab und das Timing der ACU-Einheit 12 ist in einem Wartezustand. Dieser Zustand wird solange aufrechterhalten ,wie das COM Flip-Flop 68 gesetzt ist (siehe Figur 6G). Wenn der Bus-Zugriff beendet ist, wird, wie in der Figur 6H dargestellt

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ist, ein Bus-Zugriffsbeendigungssignal von dem gemeinsamen Bus 38 an den CLR Eingangsanschluß des COM Flip-Flops 68 angelegt , wobei das Flip-Flop 68 zurückgesetzt wird.

In. der Figur 7 ist ein Satz von Zeitablaufdiagrammen darcrestellt, die einen Unterbrechungsbetrieb erläutern, wenn das Timing der ACU 12 Einheit durch das Drücken des Stop-Schalters in einen Wartezustand übergeht.

Zunächst wird die Ubergangsphase beschrieben, die folgt, wenn ein Stop-Schalter auf dem Wartungsfeld die arithmetische Steuereinheit in einen Wartezustand bringt.

Die Figuren 7A bis 7E zeigen Taktsignale und Zeitsignale T1 bis T4. Zuerst entstehen die Zeitsignale T1 bis T4 in Antwort auf das Grundtaktsignal. Bei der Ausführung des COM Befehls wird das Zeitsignal T4 an den Taktanschluß des Flip-Flops des Wartungsfeldes gelegt. Wenn der Stop-Schalter auf dem Wartungsfeld gedrückt wird, wie dies in der Figur 7H dargestellt ist, entsteht, wie dies in der Figur 7G dargestellt ist, ein Ausgangssignal von dem Q Anschluß des Flip-Flops des Wartungsfeldes. Das Ausgangssignal wird an das erste Flip-Flop 58 des Verschiebekreises 57 durch den zweiten NOR-Kreis 69 und den ersten NAND Kreis 55 angelegt. Als Ergebnis ist das Ausgangssignal des ersten NOR Kreises 56 tiefpegelig. Das tiefpegelige Signal wird an den D Eingangsanschluß des Flip-Flops 58 angelegt. Demgemäß entsteht an diesem der Pegel "low" und das Timing der ACU Einheit 12 geht in den Wärtezustand über, so daß die Ausführung des nächsten Befehles in der Firmware unterbrochen wird. Im Hinblick auf das Zurücksetzen des Aufrechterhaltungs-Flip-Flops 67 , wenn der Startschalter in der Figur 51 angeschaltet wird, fällt das Ausgangssignal des Flip-Flops 67 für das Wartungsfeld ab, wie

9 0 9 8 1 '■/ 1 0 3 U

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dies in der Figur 5G dargestellt ist. Demgemäß werden die Zeitsignale T1 bis T4 der ACU Einheit 12 sukzessive hochpegelig. Das heißt, der Wartezustand des Timings der ACU Einheit 12 wird freigegeben und die folgenden Befehle der Firmware werden ausgeführt.

Bei einer Anwendung eines solchen Wartungsfeldes, drückt man wiederholt den Startschalter, während der Ein-Zustand des Stop-Schalters aufrechterhalten wird, so daß die Befehle der Firmware einer nach dem anderen durchgeführt werden.

Als nächstes wird der Betrieb beschrieben, in dem eine Unterbrechung eintritt, während das Timing der ACU Einheit in dem Wartezustand ist.

Figur 7 zeigt einen Satz von Zeitdiagrammen zur Erklärung eines Unterbrechungsbetriebs, wenn ein Timing der ACU Einheit durch das Drücken eines Stop-Schalters des Wartungsfeldes in dem Wartezustand ist. Während einer Periode C1 wird das Flip-Flop des Wartungsfeldes durch das Drücken des Stop-Schalters des Wartungsfeldes gesetzt uräein Timing der ACU Einheit geht in den Wartezustand über.

Wenn ein Unterbrechungssignal eines hohen Pegels an einen Inverter 54 während der Periode C2 von dem AND Gatter 43 angelegt wird, wird das Ausgangssignal des Inverters 54 tiefpegelig. Das Signal wird an das NAND Gatter 55 angelegt und das Ausgangssignal des NAND Gatters 55 wird hochpegelig.

Das Ausgangssignal des NAND Gatters 55 wird an den Zeitablaufkreis angelegt. Die Zeitsignale Tl, T2, T3, T4 worden von dem Zeitablaufkreis ausgesendet.

Wenn das hochpegelige Signal durch das ODER Gatter 69, 70 an

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den CLR Eingangsanschluß des Befehls-Inhibit-Flip-Flops 52 dadurch angelegt wird, daß das Flip-Flop 68 des Wartungsfeldes gesetzt wird, wird das hochpegelige Unterbrechungssignal von dem AND Gatter 43 an den D Eingangsanschluß des Befehlsausführungs-Inhibit-Flip-Flops angelegt. An den CK Anschluß des Flip-Flops wird das hochpegelige Zeitsignal TI von dem Zeitablaufkreis angelegt.

Auf diese Weise wird das Befehlsausführungs-Inhibit-Flip-Flop 52 gesetzt.

Wenn das Flip-Flop 52 gesetzt ist, sendet der Q Ausgang ein tiefpegeliges Signal an das AND Gatter, weshalb das Zeitsignal, das an dem anderen Anschluß des AND Gatters 63 anliegt, ausgeschaltet wird und das AND Gatter 63 sendet das arithmetische Signal nicht aus.

Wenn daher das Flip-Flop 52 gesetzt ist, wird der nächste Befehl der Firmware nicht ausgeführt, da das arithmetische Signal selbst dann, wenn der Zeitablaufkreis in Betrieb ist, nicht angelegt wird.

Das hochpegelige Unterbrechungssignal von dem AND Gatter 43 wird an den D Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 angelegt und an den CK Anschluß des Flip-Flops 51 wird das Zeitsignal T4 durch das AND Gatter 65 angelegt. Auf diese Weise wird das Unterbrechungsannahme-Flip-Flop 51 gesetzt, wenn das Zeitsignal aus dem tiefpegeligen Zustand in den hochpegeligen Zustand übergeht.

Während einer Periode C3 ist daher der laufend ausgeführte Befehl der Firmware in einem Wartezustand und der nächste abgerufene Befehl der Firmware wird in einem Kellerspeicher gespeichert und der erste Befehl des Unterbrechungs-Verarbeitungs-

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Unterprogramms wird abgerufen.

Das Unterbrechungssignal wird tiefpegelig und der Zeit.ablaufkreis geht in einen Wartezustand.

Während einer Periode C4 wird der Zeit.ablaufkreis wirksam und die Zeitsignale T2 und T3 werden an den NAND Kreis 62 angelegt und das Unterbrechungsannahme-Flip-Flop 51 wird durch das Ausgangssignal des NAND Kreises 62 zurückgesetzt,wenn der Starfeschalter auf dem Wartungsfeld während einer Periode C3 gedrückt wird, wobei das Flip-Flop 67 des Wartungsfeldes zurückgesetzt wird.

Eine Synchronisierungs- und Unterbrechungsanforderung von jeder Einheit an dem Bus zur" Bus-Gewinnung"(bus-gaining) mit der Operation des Zeit ablauf kreises wird folgendermaßen ausgeführt;

Ein ÜnterbrechungsanforderungssignäL zum Gebrauch des Busses , das von jeder Vorrichtung erzeugt wird, wird an den Prüfkreis 39 für den Unterbrechungspegel angelegt, wo der Unterbrechungspegel geprüft wird. Als Ergebnis des Prüfens wird die Unterbrechungsanforderung nicht bewilligt bzw. ignoriert, wenn der Unterbrechungspegel des nun erzeugten Unfcerbrcchungsanforderungssignals geringer ist als der des Signals, das die ACU Einheit laufend verdeckt. In diesem Falle gibt die ACU Einheit 12 ein NAK Signal an IOC 14 oder die MMU Einheit 13 zurück. Andererseits wird die Unterbrechungsanforderung während einer Periode D5 ausgeführt.

Das in der Figur 8J'gezeigte ZeitsignalT4 bewirkt, daß der zweite AND Kreis 43 ein Unterbrechungsanforderungssignal erzeugt. Zu dieser Zeit ist das Unterbrechungsannahme-Flip-Flop 51 gesetzt und sein Ausgangssignal· steigt , wie dies in der Figur 81 dargestellt ist, an. Der Bus-Zugriffsbefehl wird

9 0 8 8 1 ^r> I · 0 3 U

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Weiterhin ausgeführt, so daß das COM Flip-Flop 68 beim Timing von T4, wie dies in der Figur 8G dargestellt ist, anspricht. Das ünterbrechungsanforderungssignal wird an den D Eingangsanschluß des Befehls.-Inhibit-Flip-Flops 52 angelegt. An den Takteingangsanschluß des Befehlsausführungs-Inhibit-Flip-Flops 52 wird das Zeitsignal TV des ersten Flip-Flops 58 angelegt. Dann steigt das Zeitsignal T1, wie dies in der Figur 8L dargestellt ist , und auf diese Weise wird ein tiefpegeliges Signal an einem der Eingangsanschlüsse des dritten AND Kreises 63 angelegt, der als ein arithmetischer Kreis wirkt. In entsprechender Weise wird das Ausgangssignal T2 des zweiten Flip-Flops 59 an den anderen Eingangsanschluß des AND Kreises 63 angelegt und der AND Kreis 63 wird unwirksam gemacht.

Das Ausgangssignal des zweiten NAND Kreises 62 wird an den CLR Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 angelegt und das Ausgangssignal des Flip-Flops 51 fällt, wie dies in der Figur 81 dargestellt ist, ab. Die Zeitsignale T1 bis T4 fallen aufeinanderfolgend ab und gehen in den Wartezustand. Wenn der Bus-Zugriff endet,steigt das Bus-Zugriffsbeendigungssignal, wie dies in der Figur 811 dargestellt ist, und das BAT Signal wird an den CLR Eingangsanschluß des COM Flip-Flops 68 gelegt, damit das Flip-Flop 68 zurückgesetzt wird und wie in der Figur 8G dargestellt ist, abfällt. Das Ausgangssignal des Flip-Flops 52 steigt an der hinteren Kante des BAT Signals an, wie dies in der Figur 81 dargestellt ist. Das Befehlsausführungs-Inhibit-Flip-Flop 52 ist nur in Betrieb, wenn das COM Flip-Flop 68 gesetzt ist oder wenn der Stop-Schalter des Wartungsfeldes betätigt ist, d.h., wenn das Flip-Flop 67 des Wartungsfeldes gesetzt ist.

Die Zeitdiagramme der Figur 9 zeigen eine Programmunterbrechung von dem Bus während der Ausführung eines Unter-

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brechungsrlrihibit-Befehls,. d.h. eines Sprungbefehls. Ein Ordinalbefehl der Firmware wird während einer Periode El ausgeführt und ein Sprungbefehl wird während einer Periode E2 ausgeführt. Ein Befehl nach dem Sprungbefehl wird ausgeführt und springt zu einem Unterbrechungsunterprogramm während der Periode E3. Ein Befehl des ünterbrechungsunterprogramnis wird während einer Periode E4 ausgeführt. Das Ausgangssignal· des AND Kreises 43 des Prüfkreises 39 für den Unterbrechungspegel, d.h. ein Befehlsanforderungssignal,solltE in dem Unterbrechungsannahme-Flip-Flop nicht gesetzt werden. Das tiefpegelige Signal des Sprungsignals wird an den AND Kreis 65 angelegt, damit das Zeitsignal T4 abfällt, so daß das Zeitsignal nicht an den CK Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 angelegt wird. Demgemäß ist das Unterbrechungsanforderungssignal nicht in dem Flip-Flop 51 gesetzt. Wie dies in der Figur 9J dargestellt ist, wird nachdem der Sprungbefehl ausgeführt ist, das Sprungsignal hochpegelig und das Unterbrechungsannahme-Flip-Flop 51 bewilligt das Unterbrechungsanforderungssignal von dem AND Kreis 43 an der vorderen Kante des Zeitsignals T4. Als Ergebnis spricht das Unterbrechungsannahme-Flip-Flop 51 an, wie dies in der Figur 9G dargestellt ist. Das Zeitsignal der Zeitsignale T2 und T3 wird dem NAND Kreis 62 eingegeben und das Ausgangssignal des Kreises 62 wird tiefpegelig. Das tiefpegelige Signal wird an den CLR Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 angelegt, so daß das Ausgangssignal des Unterbrechungsannahme-Flip-Flops 51, wie dies in der Figur SG dargestellt ist, abfällt.

Während den Unterbrechungs.-Inhibit-Befehl ausgeführt wird, ist der Stop-Schalter auf dem Wartungsfeld gedruckt, so daß der Zeitablaufkreis 53 der ACU Einheit 12 in den Wartezustand übergeht. Unter diesen Umständen arbeitet der Zeitablauf kreis wenn das Unterbrechungsanforderungssignal erzeugt wird und der nächste Befehl der Firmware wird ausgeführt.

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An das Befehlsausführungs^InhibiL-Flip-Flop 52 wird ein Sprungsignal als ein Rücksetzsignal über das dritte Nor Gatter 70 angelegt. Aus diesem Grunde wird die Ausführung des Befehls der Firmware nicht durch das Flip-Flop 52 unterbrochen. Demgemäß wird in diesem Fall das Unterbrechungsanforderungssignal im Verlauf der Ausführung des nächsten Befehls der Firmware bewilligt. So kann die Unterbrechung sogar dann bewilligt werden, wenn das Timing der ACU Einheit gestoppt wird, während der Unterbrechungs.-Inhibit-Befehl von dem Wartungsfeld ausgeführt wird.

Die Figur 10 zeigt einen Satz von Zeitablaufdiagrammen zur Erläuterung einer Übergangsphase, in der eine Programmunterbrechung eintritt, während ein Ordinalbefehl der Firmware aufgeführt wird. Der Ordinalbefehl der Firmware ist derjenige, in dem ein Sprungbefehl und ein Bus-Zugriffsbefehl nicht enthalten sind. Der Ordinalbefehl der Firmware wird während einer Periode F1 durch ein arithmetisches Signal ausgeführt, wobei der nächste auszuführende Befehl der Firmware zur selben Zeit abgerufen wird, zu der der BefehJ -Vr Firmware der bereits abgerufen war, in einem vorhergehenden Zyklus ausgeführt wird.

Wen ein Unterbrechungssignal von dem AND Gatter 43 ausgegeben wird, wird das Signal an dem D Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 angelegt und an den CK Eingangsanschluß des Flip-Flops 51 wird das Zeitsignal T4 von dem AND Gatter 65 angelegt. Dann wird das Unterbrechungsannahme-Flip-Flop 51 gesetzt, wenn das Zeitsignal T4 von einem tiefen Pegel in einen hohen Pegel übergeht.

Obwohl das Unterbrechungssignal auch an den D Eingangsanschluß des Befehlsausführungs-Inhibit-Flip-Flops 52 angelegt wird, wird

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das Flip-Flop 52 nicht gesetzt, da das COM Flip-Flop 68 oder das Flip-Flop 67 des Wartungsfeldes an den CLR Eingangsanschluß des Befehlsausführungs-Inhibit-Plip-Flops 52 über das ODER Gatter 56 , 70 ein tiefpegeliges Signal anlegt , wenn ein Befehl laufend ausgeführt wird, der kein Bus-Zugriffsbefehl ist oder wenn ein Stop-Schalter des Wartungsfeldes nicht gedrückt ist. Auf diese Weise wird das arithmetische Signal nicht durch das Unterbrechungssignal hervorgerufen. Das Unterbrechungsannahme-Flip-Flop 51 wird dann in einer PeriodeF3 gesetzt, ein Befehl der Firmware der bereits in einem vorangehenden Zyklus abgerufen wurde, wird ausgeführt, ein Befehl der Firmware, der als nächstes ausgeführt werden soll, wird in einem Kellerspeicher gespeichert, und der erste Befehl des Unterbrechungs-Verarbeitungs-Unberprograntms wird abgerufen.

An den CLR Eingangsanschluß des Unterbrechungsannahme-Flip-Flops 51 wird das tiefpegelige Signal von dem NAND Gatter 6 3 angelegt und das Flip-Flop 51 zurückgesetzt.

In einer Periode F4 wird der Befehl der Firmware des Unterbrechungs^-Verarbeitungs-Unterprogramui durch ein arithmetisches ausgeführt.

Nach dem Verarbeiten der Unterbrechung, wenn diese durch die Ausführung des Unterbrechungsunterprogramms beendet ist, wird damit begonnen, den im Kellerspeicher gespeicherten Befehl der Firmware durch die Ausführung eines Rückbefehls auszuführen.

Zu der Zeit, zu der die ACU Einheit 12 durch die Ausführung des Bus-Zugriffsbefehls der Firmware durch die ACU Einheit 12 dazu übergeht eine Anforderung zum Gebrauch des Busses auszusenden oder diese bereits ausgesendet hat, wird der erfindungsgemäß aufgebaute Datenprozessor bewirken, wenn eine Unter-

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brechungsanforderung zur Benutzung des Busses durch eine andere Einheit an dem Bus 11 gegeben wurde, daß das Zeitsignal einen Bus-Zugriffsbefehl in der Firmware in einem schwebenden Zustand ausführt und unterbricht die Ausführung des Befehls, um die Unterbrechung zu bewilligen. Wenn die ACU Einheit 12 einen Unterbrechungs-Inhibit-Befehl ausführt, hält der Datenprozessor die Unterbrechung bis der Unterbrechungs-Inhibit-Befehl endet und befindet sich im Wartezustand des Timings und bewilligt die Unterbrechung. Aus diesem Grunde verbessert der erfindungsgemäße Datenprozessor seinen Durchsatz und ist wirksam, wenn er für eine dezentralisierte Datenverarbeitung benützt wird.

Der oben erwähnte Datenprozessor ist so ausgelegt, daß er es ermöglicht, daß der Stop-Schalter auf dem Wartungsfeld das Timing des Wartezustandes der ACU Einheit 12 auch ausführen kann, wenn die Firmware ausgeführt wird. Dieses Merkmal ist zum Durchprüfen der Firmware und dergl. sehr nützlich.

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Claims

Patentansprüche

1» Informationsprozessor mit einer Mehrzahl von Vorrichtungen, die zueinander und unter der Steuerung einer Firmware zugänglich sind, dadurch gekennzeichnet, daß Mittel zur Erzeugung von Zeitsignalen zur Durchführung der Firmware vorgesehen sind, daß Zeitablaufwartemittel vorgesehen sind, die die Mittel zur Erzeugung von Zeitsignalen in einen Wärtezustand bringen, daß beim Eintritt einer Unterbrechung der Informationsprozessor das Timing der Ausführung der Firmware durch die Mittel zur Erzeugung von Zeitsignalen in den Wartezustand bringt und die Unterbrechung bewilligt und daß nach der Beendigung der Bearbeitung der Unterbrechung das Timing zur Ausführung der in dem Wartezustand befindlichen Firmware von neuem zur Ausführung der Bearbeitung der Firmware gestartet wird.
2. Informationsprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitablaufwartemittel ein erstes Flip-Flop enthalten, da«

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durch die Ausführung des Bus-Zugriffsbefehls gesetzt wird um den Wartezustand der Mittel zur Erzeugung der ZeiLsignale zu erhalten und dadurch einen Zugriff zu dem Bus zu bewirken und das durch ein Bus-Zugriffsbeendigungssignal zurückgesetzt wird, um die Mittel zur Erzeugung der Zeitsignale wieder zu betätigen, daß ein zweites Flip-Flop vorgesehen ist, das durch das Drücken eines Stop-Schalters auf einem Wartungsfeld gesetzt wird, um den Wartezustand der Mittel zur Erzeugung der Zeitsignale zu erhalten und das durch die Betätigung eines Start-Schalters auf dem Wartungsfeld zurückgesetzt wird, um die Mittel zur Erzeugung der Zeitsignale wieder zu betätigen, und daß ein Logikkreis zum logischen Addieren der Ausgangssignale von dem ersten und zweiten Flip-Flop vorgesehen ist.
3. Informationsprozessor nach Anspruch 2, dadurch gekennzeichnet, daß das erste und das zweite Flip-Flop vom Verzögerungstyp sind.
4. Informationsprozessor nach Anspruch 2, dadurch gekennzeichnet, daß der Logikkreis ein NOR Kreis mit zwei Eingängen ist.
5. Informationsprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel zur Erzeugung der Zeitsignale einen Oszillator, erste bis vierte Flip-Flops, die auf ein Signal des Oszillators ansprechen, um erste bis vierte Zeitsignale zu erzeugen, einen ersten Logikkreis zur logischen Multiplizierung von Ausgangssignalen von dem dritten und vierten Flip-Flop, einen zweiten logischen Kreis zum logischen Multiplizieren eines Ausgangssignals des ersten Flip-Flops, eines Ausgangssignals von den Zeitablaufwartemitteln und eines Unterbrechungsanforderungssignals, und einen dritten Logikkreis enthält, der die Ausgangssignale des ersten und zweiten Logikkreises logisch addiert und ein Ausgangssignal an den Eingangsanschluß des ersten Flip-Flops anlegt.

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6. Informationsprozessor nach Anspruch 5, dadurch gekennzeichnet, daß das erste, zweite, dritte und vierte Flip-Flop vom Verzögergungstyp sind.
7. Informationsprozessor nach Anspruch 5, dadurch gekennzeichnet, daß der erste und zweite Logikkreis NAND Kreise sind.
8. Informationsprozessor nach Anspruch 5, dadurch gekennzeichnet, daß der logische Kreis zum logischen Addieren der Ausgangssignale des ersten und zweiten Logikkreises ein NOR Kreis ist.
9. Informationsprozessor mit einer Mehrzahl von zueinander und unter der Steuerung der Firmware zugänglichen Anordnungen, dadurch gekennzeichnet, daß Mittel zur Erzeugung von Zeitsignalen zur Ausführung der Firmware vorgesehen sind, daß Zeitwartemittel vorgesehen sind, die die Mittel zur Erzeugung der Zeitsignale in den Wartezustand überführen, daß ein Unterbrechung sprüfkreis zum Prüfen der Vorrangebene eines Unterbrechungsanforderungssignals vorgesehen ist, daß ein Unterbrechungsannahmekreis zur Annahme eines Unterbrechungsanforderungssignals, das von dem Unterbrechungsprüfkreis ausgesendet ist, vorgesehen ist, daß ein Befehlsausführungs-Inhibit-Kreis zur Blockierung der Ausführung von Befehlen in der Firmware vorgesehen ist, und daß bei der Ausführung eines Bus-Zugriffsbefehls das Timing der Ausführung der Befehle der Firmware aktiviert wird, wenn der Unterbrechungsannahmekreis durch das Unterbrechungsanforderungssignal gesetzt ist, um das Befehlsausf ührungs.-Inhibit-Flip-Flop zu setzen, um dadurch die Ausführung des Befehls der Firmware zu verhindern und die Unterbrechung anzunehmen.
10. Informationsprozessor nach Anspruch 9, dadurch gekennzeichnet, daß in den Zeitablaufwartemitteln

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ein erstes Flip-Flop vorgesehen ist, das durch die Ausführung des Bus-Zugriffsbefehls gesetzt wird um den Wartezustand der Mittel zur Erzeugung der Zeitsignale einzustellen, um dadurch einen Zugriff zu dem Bus zu bewirken, und das durch ein Bus-Zugriffsbeendigungssignal zurückgesetzt wird, um die Mittel zur Erzeugung der Zeitsignale wieder zu betätigen, daß ein zweites Flip-Flop vorgesehen ist, das durch das Drücken eines Stop-Schalters auf dem Wartungsfeld gesetzt wird , um den Wartezustand der Mittel zur Erzeugung der Zeitsignale einzustellen und das durch die Betätigung eines Start-Schalters auf dem Wartungsfeld zurückgesetzt wird um die Mittel zur Erzeugung der Zeitsignale wieder zu betätigen, und daß ein logischer Kreis zum logischen Addieren der Ausgangssignale von dem ersten und zweiten Flip-Flop vorgesehen ist.
11. Informationsprozessor nach Anspruch 9, dadurch gekennzeichnet, daß die Mittel zur Erzeugung der Zeitsignale einen Oszillator, ein erstes, ein zweites, drittes und viertes Flip-Flop , die auf ein Signal von dem Oszillator ansprechen um erste bis vierte Zeitsignale zu erzeugen, einen ersten Logikkreis zur logischen Multiplizierung von Ausgangssignalen von dem dritten bis vierten Flip-Flop , einen zweiten logischen Kreis zum logischen Multiplizieren eines Ausgangssignals des ersten Flip-Flops, eines Ausgangssignals der Zeitablaufwartemittel und eines Unterbrechungsanforderungssignals , und einen dritten logischen Kreis enthält, der Ausgangssignale des ersten und zweiten logischen Kreises logisch addiert und ein Ausgangssignal an den Eingangsanschluß des ersten Flip-Flops anlegt.
12. Informationsprozessor nach Anspruch 9, dadurch gekennzeichnet, daß der Unterbrechungsprüfkreis einen Inverter, einen ersten AND Kreis, der an einem der Eingangsanschlüsse mit dem Aus-

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gang des Inverters verbunden ist, und einen zweiten AND Kreis enthält, der an einem der Eingangsanschlüsse mit dem Eingangsansdiuß des Inverters und an dem Eingangsanschluß mit dem anderen Eingangsanschluß des ersten AND Kreises verbunden ist.
13. Informationsprozessor n^nh Anspruch 9, dadurch gekennzeichnet, daß der unterbrechungsannahmekreis ein D Flip-Flop ist, das mit dem Ausgangsanschluß des zweiten "AND Kreises in dem ünterbrechungsprüfkreis , an dem Takteingangsanschluß mit dem Ausgangsanschluß eines AND Kreises und an dem Clear-Eingangsanschluß mit dem Ausgangsanschluß eines NAND Kreises verbunden ist.
14. Informationsprozessor nach Anspruch 9, dadurch gekennzeichnet, daß der Befehlsausführungs.-Inhibit-Kreis ein D Flip-Flop ist, das an dem D Eingangsanschluß mit dem unterbrechungsannahmekreis , an dem Takteingangsanschluß mit dem Zeiterzeugungskreis und an dem Clear-Eingangsanschluß mit den Zeitablaufwartemitteln über einen NOR Kreis verbunden ist.
15. Informationsprozessor mit einer Mehrzahl von zueinander unter der Steuerung einer Firmware zugänglichen Vorrichtungen, dadurch gekennzeichnet, daß Mittel zur Erzeugung von Zeitsignalen zur Ausführung der Firmware vorgesehen sind, daß Zeitablauf wartend, ttel vorgesehen sind, die die" Mittel zur Erzeugung der Zeitsignale in den Wartezustand überführen, daß ein ünterbrechungsprüfkreis zum Prüfen der Vorrangebene eines ünterbrechungsanforderungssignals vorgesehen ist, daß ein unterbrechungsannahmekreis zur Annahme des von dem ünterbrechungsprüfkreis ausgesendeten Unterbrechungsannahmesignals vorgesehen ist, und daß der Informationsprozessor bei der Ausführung eines Unterbrechungs-Inhibit-Befehls das Unterbrechungs-

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anforderungssignal annimmt, wenn ein Unterbrechungsanforderungssignal erzeugt wird und das Unfcerbrechungsanforderungssignal hält bis der Befehl ausgeführt ist .
16. Informationsprozessor nach Anspruch 15, dadurch gekennzeichnet, daß die Zeitablaufwartemittel ein erstes Flip-Flop enthalten, das durch die Ausführung des Bus-Zugriffsbefehls gesetzt wird um den Wartezustand der Mittel zur Erzeugung der Zeitsignale zu erhalten , um dadurch einen Zugriff zu dem Bus zu bewirken und das durch ein Bus-Zugriffsbeendigungssignal zurückgesetzt wird, um die Mittel zur Erzeugung der Zeitsignale wieder zu betätigen, und daß ein zweites Flip-Flop vorgesehen ist, das durch das Drücken eines Stop-Schalters auf dem Wartungsfeld gesetzt wird um den Wartezustand der Mittel zur Erzeugung der Zeitsignale zu erhalten und das durch die Betätigung eines Start-Schalters auf dem Waartungsfeld zurückgesetzt wird, um die Mittel zur Erzeugung der Zeitsignale wieder zu betätigen und daß ein logischer Kreis zum logischen Addieren der Ausgangssignale von dem ersten und zweiten Flip-Flop vorgesehen ist.
17. Informationsprozessor nach Anspruch 15, dadurch gekennzeichnet, daß die Mittel zur Erzeugung der Zeitsignale einen Oszillator, ein erstes, ein zweites, ein drittes und ein viertes Flip-Flop die auf ein Signal des Oszillators ansprechen um erste bis vierte Zeitsignale ai erzeugen, einen ersten logischen Kreis zum logischen Multiplizieren von Ausgangssignalen des dritten und vierten Flip-Flops, einen zweiten logischen Kreis zum logischen Multiplizieren eines Ausgangssignals des ersten Flip-Flops, ein Ausgangssignal der Zeitablaufwartemittel und einesUnterbrechungsanforderungssignals und einen dritten logischen Kreis enthalten, der Ausgangssignale des ersten und zweiten logischen Kreises logisch addiert und ein Ausgangssignal an den Eingangsanschluß des ersten Flip-Flops anlegt.

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18. Informationsprozessor nach Anspruch 15, dadurch gekennzeichnet, daß der Unterbrechungsprüfkreis einen Inverter, einen ersten AND Kreis, der an einem der Eingangsahschlüsse mit dem Ausgangsanschluß des Inverters verbunden ist und einen zweiten AND Kreis enthält, der an einem Eingangsanschluß mit dem Eiiujangsanschluß des Inverters , und an dem anderen Eingangsanschluß mit dem anderen Ausgangsanschluß des ersten AND Kreises verbunden ist.
19. Informationsprozessor nach Anspruch 15, dadurch gekennnzeichnet, daß der ünterbrechungsannahmekreis ein D Flip-Flop ist, das an dem D Eingangsanschluß mit dem Ausgangsanschluß des zweiten AND Kreises des Unterbrechungsprüfkreises , an dem Takteingangsanschluß mit dem Ausgangsanschluß eines AND Kreises und an dem Clear-Eingangsanschluß mit dem Ausgangsanschluß eines NAND Kreises verbunden ist.

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