DE4018481A1 - Mikroprozessor hold- und lock-schaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Computer­ schaltungen und insbesondere auf eine logische Schal­ tung, mittels derer ein Mikroprozessor nach einem Hold-Anforderungssignal in den Hold-Zustand versetzt und für eine bestimmte Mindestzeitspanne bezüglich des lokalen Bus der Zentraleinheit (CPU) verriegelt (locked) wird.

Die Intel-Familie der Mikroprozessoren einschließlich der 80286, 80386 und 80486 unterhalten eine gemeinsame Schnittstelle, um anderen Vorrichtungen Zugriff zum lokalen CPU-Bus zu ermöglichen. Diese anderen Vorrich­ tungen sind im typischen Fall andere Prozessoren wie Steuereinheiten eines Speichers mit direktem Zugriff (DMA), welche Zugriff zum lokalen CPU-Bus nehmen müssen.

Der Intel-Mikroprozessor hat einen HOLD-Eingangsstift zur Aufnahme einer "Hold-Anforderung" von der Zugriff zum CPU-Bus verlangenden Vorrichtung. Der Prozessor reagiert auf diese Anforderung durch Freigabe oder "Verlassen" des lokalen CPU-Bus, so daß die jeweilige Vorrichtung vorübergehend die Steuerung des Bus erlangt. Bei der Freigabe des Bus aktiviert der Mikroprozessor seinen HOLDA ("Hold Bestätigungs")-Stift und informiert die anfordernde Vorrichtung über die Freigabe des Bus. Der Mikroprozessor spricht nicht sofort auf das Auftreten einer Hold-Anforderung am HOLD-Stift an, sondern wartet auf das Ende des jeweiligen lokalen Buszyklus oder eines "atomischen" Transfers (ein atomischer Transfer ist die Übertragung einer bestimmten Anzahl von Codebytes). Der HOLDA-Stift verbleibt im aktiven Zustand, bis die anfordernde Vorrichtung die Hold-Anforderung vom HOLD-Stift entfernt. Wird HOLD inaktiv, so deaktiviert der Mikroprozessor HOLDA und übernimmt wieder die Steuerung des CPU-Bus.

Auf diese Weise kann die Steuerung des lokalen Bus von der jeweiligen Vorrichtung erst dann vorgenommen werden, wenn der Mikroprozessor den laufenden Buszyklus oder atomischen Transfer ausgeführt hat. Diese Zeitspanne zwischen der Hold-Anforderung und dem Zeitpunkt, zu welchem der Mikroprozessor die Freigabe des Bus bestätigt, ist als Hold-Warte- oder -Schwebezustand bekannt.

Im typischen Fall tritt der längste Hold-Warte- oder -Schwebezustand dann ein, wenn die Hold-Anforderung zu Beginn eines atomischen Transfers erscheint. In der früheren Generation der Intel-Prozessoren umfaßten die atomischen Transfers lediglich 2 oder 4 Bytes, und der Hold-Warte- oder -Schwebezustand stellte kein Problem dar.

Der 80486-Prozessor behandelt jedoch alle Speicherauslese­ vorgänge (Code-Vorabrufe) als atomische Transfers mit 16 Bytes. Führt der Prozessor einen Code von einer Acht-(8-)Bitvorrichtung auf dem verlängerten CPU-Bus aus, so kann sich ein Warte- oder Schwebezustand in der Größenordnung von acht (8) Mikrosekunden ergeben (16 Bytes×0,5 Mikrosekunden/Bytes = 8 Mikrosekunden). Dies verursacht ein Problem in Personal-Computern, bei denen ein Hold-Warte- oder -Schwebezustand in der Größenordnung von 8 Mikrosekunden Fehler, wie z. B. Diskettenüberläufe, aufgrund der langen Zeitspanne verursacht, während der die jeweilige Vorrichtung auf den Zugriff zum lokalen CPU-Bus warten muß.

Die unten beschriebene Erfindung ist daher eine externe (in bezug auf den Prozessor) logische Schaltung zur Anwendung in einem Intel 80486 oder ähnlichen Mikroprozessor, mittels derer der Hold-Warte- oder -Schwebezustand der internen HOLD/HOLDA-Schaltung des 80486-Prozessors verkürzt wird. Die Erfindung verwendet eine programmierbare Array-(Anordnungs-)Logik (PAL) zum Bestimmen des jeweiligen Zustands des Mikroprozessors durch Kontrollieren der E/A-Stifte des Prozessors, und die PAL erzeugt nach einer Hold-Anforderung ein Signal (BCKOFF), welches den Mikroprozessor in einen sofortigen Hold-Zustand versetzt. Die PAL erzeugt außerdem ein Hold-Bestätigungssignal.

Die Erfindung sieht außerdem ein "Busverriegelungs"-Merkmal vor, das den Mikroprozessor im aktiven Zustand bezüglich des lokalen CPU-Bus während einer bestimmten Mindestzeit "verriegelt". Dieses Busverriegelungsmerkmal stellt den ausreichenden Zugriff der CPU zum lokalen CPU-Bus sicher.

Fig. 1 ist ein Blockdiagramm eines Computersystems mit der Mikroprozessor-Hold und Lock-Schaltung der vorliegenden Erfindung.

Fig. 2 ist ein schematisches Diagramm der Mikroprozessor-Hold- und Lock-Schaltung gemäß der vorliegenden Erfindung.

Tabelle 1-A ist eine Liste logischer Gleichungen, welche die von der PAL der vorliegenden Erfindung ausgeführten Funktionen definieren.

Tabelle 1-B ist eine Liste von Signaldefinitionen. Die in Klammern angegebenen Signalnamen sind die äquivalenten Intel-Signalnamen gemäß der 80486-Definitionen.

Fig. 1 ist ein Blockdiagramm eines die vorliegende Erfindung enthaltenden Computersystems. In dieser Figur enthält das Computersystem 100 einen Prozessor 102, bevorzugt einen Intel-80486-Mikroprozessor. Ein CPU-Bus 104 umfaßt einen Adressenbus, einen Datenbus und einen Steuerbus, die zwischen dem Prozessor 102 und einem Puffer 106 geschaltet sind. Das System 100 enthält außerdem einen Systembus 108 zwischen Puffer 106 und einem Puffer 110. Der Systembus 108 enthält auch einen Adressenbus, einen Datenbus und einen Steuerbus.

Das System 100 hat eine bekannte Bussteuer- und Zeitgeberschaltung 112, die mit den Adressen-, Daten- und Steuerbussen des Systembus 108 verbunden ist. Der Systembus 108 ist über eine bekannte Zwischenspeicher- Dekodiereinrichtung 114 mit einem Eingangs/Ausgangs- (E/A-)Bus 116 verbunden, der ebenfalls einen Adressenbus, einen Datenbus und einen Steuerbus enthält. Der E/A-Bus 116 ist mit mehreren planaren E/A-Vorrichtungen verbunden (nur die erste 118 und die "nte" 120 E/A-Vorrichtung sind in Fig. 1 dargestellt). Diese E/A-Vorrichtungen können RS232-Adapter, Druckeradapter, Disketteadapter, Unterbrechungssteuerungen, Festwertspeicher (ROMs) oder andere bekannte E/A-Vorrichtungen sein.

Ein bekannter Mikrokanalbus 122 mit Adressen-, Daten- und Steuerbussen ist über Puffer 110 mit dem Systembus 108 verbunden. Die Architektur des Mikrokanalbus wird ausführlicher in dem IBM PS/2 Mod. 80 Technical Reference Manual beschrieben. Gemäß der Mikrokanalarchitektur ist eine Zentralzuteilungssteuereinrichtung (CACP) 124 mit dem Mikrokanalbus 122 und der Bussteuer- und Zeitgeber­ schaltung 112 verbunden, um den Zuteilungsmechanismus des Mikrokanalmehrfachbusses zu überwachen. Die Verbindung der Zentralzuteilungssteuereinrichtung mit der Bussteuer- und Zeitgeberschaltung 112 stellt einen Teil des Mikrokanalbus 122 dar.

Mehrere Mikrokanalbuchsen 126 sind mit dem Mikrokanalbus 122 zur Aufnahme von Adapterkarten wie Speicherkarten, Videokarten, Kommunikationskarten usw. verbunden. Eine oder mehrere Buchsen 128 für Festplatten/Floppy Disks sind mit dem Mikrokanalbus 122 verbunden, um ein Anschließen einer Festplatte oder Floppy Disk (nicht dargestellt) an den Bus 122 zu erleichtern. Eine bekannte Steuereinheit 130 eines Speichers mit direktem Zugriff (DMA) ist mit den Adressen-, Daten- und Steuerbussen des Systembus 108 verbunden, damit Endgeräte wie Festplattentreiber, Floppy Disk-Treiber und jede Art von Zusatzvorrichtungen für Mikrokanal-DMAs direkten Zugriff zum Speicher 134 haben können und so das direkte Einbeziehen von Prozessor 102 in Datenüber­ tragungen zwischen solchen Endgeräten und dem Speicher verhindern. Eine bekannte Speichersteuerschaltung 132 und ein zugeordneter Speicher 134 sind ebenso mit dem Systembus 108 verbunden, wie in Fig. 1 gezeigt.

Eine bekannte PAL-Schaltung 136 ist zwischen Mikroprozessor 102, lokalem CPU-Bus 104, einer planaren E/A-Vorrichtung (e. g. 118), der Bussteuer- und Zeitgeberschaltung 112 und der Zentralzuteilungssteuereinrichtung 124 geschaltet. Die in der PAL 136 programmierten Funktionen sind im Detail in Tabelle 1-A aufgeführt, während die Signaldefinitionen in Tabelle 1-B beschrieben sind.

Der "Hold-Anforderungs"-Signalausgang der Zentral­ zuteilungssteuereinrichtung 124, der zuvor mit dem HOLD-Eingang des Mikroprozessors in dem Computersystem nach dem Stande der Technik verbunden war, ist nunmehr mit PAL 136 verbunden und in den Figuren mit "HLDREQ" bezeichnet. Der HOLD-Eingang des Mikroprozessors 102 ist in der vorliegenden Erfindung nicht abgeschlossen (oder genauer, er wurde in den inaktiven Zustand versetzt). An seiner Stelle erzeugt PAL 136 ein "Backoff"-Signal BCKOFF, das mit dem BOFF-Eingang des Mikroprozessors 102 verbunden ist. Wird der BOFF-Stift des Mikroprozessors 102 aktiviert, gibt der 80486- Prozessor die Steuerung des jeweiligen CPU-Bus sofort frei, unabhängig von dem Zustand des laufenden Prozessorbuszyklus. Es wird darauf hingewiesen, daß die Funktion des BOFF-Eingangs des Prozessors sich von der des HOLD-Eingangs unterscheidet. Wird der HOLD-Eingang aktiv, wie in dem System nach dem Stande der Technik, und führt der Prozessor zu diesem Zeitpunkt einen atomischen Transferzyklus aus, so wartet der Prozessor mit dem Freigeben des Bus, bis dieser atomische Transfer ausgeführt ist.

Auf ähnliche Weise ist der "Hold-Bestätigung" (oder spezieller HOLDA-)Ausgang des Mikroprozessors 102, der zuvor mit der Zentralzuteilungssteuereinrichtung 124 in dem Computersystem nach dem Stand der Technik verbunden war, in der vorliegenden Erfindung nicht abgeschlossen. An seiner Stelle erzeugt PAL 136 ein HLDACK-Signal, welches zur Zentralzuteilungssteuerein­ richtung 124 und der Bussteuer- und Zeitgeberschaltung 112 zurückgeschaltet ist.

Eine Busverriegelungszähler/Zeitgeberschaltung 138 ist mit der PAL 136 verbunden. Das Busverriegelungssignal gibt eine Mindestzeitspanne an, während der eine Prozessor, der sich nicht im Ruhezustand befindet, an den lokalen CPU-Bus angeschlossen ist.

Weitere Einzelheiten der Verbindung zwischen PAL 136 und der Busverriegelungszähler/Zeitgeberschaltung 138 mit dem Computersystem 100 sind in dem schematischen Diagramm der Fig. 2 dargestellt. In dieser Figur ist die Busverriegelungszähler/Zeitgeberschaltung 138 bevorzugt eine integrierte 74F393-Zählschaltung, obgleich andere bekannte Zählschaltungen ebenso verwendet werden können. Der Takteingang (nur erste Sektion) der Zähler/Zeitgeberschaltung 138 ist mit dem CPU-Taktgeber verbunden. Ist LOCKBUS inaktiv (High), so werden die Zähler frei gehalten und sind daher wirksam deaktiviert. Ist LOCKBUS aktiv (Low), so sind die Zähler aktiviert, und das TOC-Signal wird 64 CPU-Taktperioden später High. (TOC kann auch mit anderen Ausgängen der Zähler/Zeitgeberschaltung 138 verbunden sein; ist es z. B. mit dem QB-Ausgang der zweiten Hälfte der Zähler/Zeitgeberschaltung verbunden, so ist TOC 32 CPU-Taktperioden nach Aktivierung von LOCKBUS High.)

In Tabelle 1-A ergibt eine Prüfung der Gleichung für LOCKBUS, daß, wenn LOCKEN High ist, die erste Gruppe aus drei Termini LOCKBUS aktiv (Low) macht, und zwar unmittelbar, nachdem HLDREQ inaktiv (Low) wird (wenn HLDREQ inaktiv Low wird, bleibt BCKOFF direkt anschließend immer noch aktiv Low). Die zweite Gruppe aus drei Termini hält LOCKBUS aktiv (Low), bis entweder eine bestimmte Zeitspanne vorüber ist (z. B. TOC wird High), oder bis die CPU während zwei aufeinander­ folgender Takteinheiten (d. h. IDLE wird Low) im Ruhezustand war.

Der LOCKBUS-Terminus wird dann in der BCKOFF-Gleichung verwendet, um zu verhindern, daß ein Prozessor-Hold-Zustand eintritt, solange LOCKBUS aktiv bleibt. Eine rasche Prüfung der Gleichung für BCKOFF zeigt, daß der LOCKBUS-Terminus in jeder der ersten drei Termini-Gruppen erscheint. BCKOFF kann jedoch nur aktiv (Low) werden, wenn alle Bedingungen in jeder der ersten drei Termini-Gruppen erfüllt sind (die vierte Terminusgruppe macht BCKOFF nur wieder inaktiv, wenn HLDREQ inaktiv wird). Folglich kann BCKOFF nicht aktiv (Low) werden, solange LOCKBUS aktiv (Low) ist.

Solange LOCKBUS daher aktiv (Low) ist, steuert der Prozessor 102 den Bus, oder mit anderen Worten, der Prozessor ist an den Bus angeschlossen bzw. mit dem Bus "verriegelt".

Bei der BCKOFF-Gleichung macht die erste Gruppe aus sieben Termini BCKOFF aktiv (Low) am Ende jedes nicht pufferbaren Buszyklus. Diese Termini-Gruppe ist daher für das Trennen der obengenannten langsamen atomischen Transfers aus 16 Bytes verantwortlich (da diese langsamen Transfers von einem nicht pufferbaren Speicher sind). Diese Termini-Gruppe macht auch BCKOFF aktiv am Ende der normalen E/A-Buszyklen. Da diese erste Termini-Gruppe auf das Ende des laufenden Buszyklus wartet (bei dieser ersten Termini-Gruppe muß CPURDY aktiv Low sein, um BCKOFF aktiv zu machen), hält sie einzelne Bustransfers als atomische Einheiten aufrecht.

Die zweite Gruppe aus sieben Termini in der BCKOFF-Gleichung mach BCKOFF aktiv (Low) am Ende pufferbarer Buszyklen. In dem bevorzugten Ausführungsbeispiel muß ein pufferbarer Speicher mit Datenbreiten von 32 Bits definiert werden. Es ist daher sicher, daß diese Transfers nur vier (4) externe Buszyklen bis zum Abschluß brauchen, oder ca. zwei Mikrosekunden (4 Transfers×0,5 Mikrosekunden/Transfers = 2 Mikrosekunden).

Die dritte Termini-Gruppe in der BCKOFF-Gleichung macht BCKOFF aktiv, wenn der CPU-Bus zu diesem Zeitpunkt inaktiv ist. Die vierte Termini-Gruppe hält BCKOFF aktiv, bis HLDREQ wieder inaktiv geworden ist.

In der Gleichung für HLDACK (Hold Bestätigen) macht die erste Gruppe aus drei Termini HLDACK aktiv (High), und zwar eine Taktperiode, nachdem BCKOFF aktiv (Low) geworden ist, und die zweite Gruppe aus zwei Termini hält HLDACK aktiv, bis HLDREQ wieder inaktiv geworden ist.

PAL-Gleichungen
!BCKOFF :=
(BCKOFF & HLDREQ & !BUSCYC & CACHABLE & !CPURDY & CPULOCK & LOCKBUS) or (BCKOFF & HLDREQ & !CACHABLE & !BRSTLAST & !BRSTRDY & CPULOCK & LOCKBUS) or (BCKOFF & HLDREQ & BUSCYC & ADSTS & CPULOCK & LOCKBUS) or (!BCKOFF & HLDREQ)
HLDACK :=	(!BCKOFF & HLDREQ & !HLDACK) or (HLDACK & HLDREQ)
!LOCKBUS :=	(!HLDREQ & !BCKOFF & LOCKEN) or (!LOCKBUS & !TOC & IDLE)
!IDLESAMP :=	(IDLESAMP & ADSTS & BUSCYC & !LOCKBUS & TIC & !TICDLY) or (IDLESAMP & ADSTS & BUSCYC & !LOCKBUS & !TIC & TICDLY) or (!IDLESAMP & ADSTS & BUSCYC & !LOCKBUS)
!IDLE :=	(!IDLESAMP & ADSTS & BUSCYC & !LOCKBUS & TIC & !TICDLY) or (!IDLESAMP & ADSTS & BUSCYC & !LOCKBUS & !TIC & TICDLY)
!TICDLY :=	!TIC
!BUSCYC :=	(!ADSTS & !RESET & BCKOFF) or (!BUSCYC & CPURDY & BRSTRDY & !RESET) or (!BUSCYC & CPURDY & BRSTLAST & !RESET)
!CACHABLE :=	(!BUSCYC & !W/R & M/IO & !PCD & !KEN & !RESET & CPULOCK & CACHABLE) or (!CACHABLE & CPURDY & BRSTRDY & !KEN & !RESET) or (!CACHABLE & CPURDY & BRSTLAST & !KEN & !RESET)
!CPURDY =	!BUSCYCDLY & !BUSRDY & CACHABLE & !BUSCYC
!BRSTRDY =	!BUSCYCDLY & BUSRDY & !CACHABLE
!BUSCYCDLY :=	!BUSCYC
!KEN =	KENA & !ENCACHE & !BUSCYC
!KENA =	(M/IO & !A31 & !A26 & !A25 & !A24 & !A23 & !A22 & !A21 & !A20 & A19 & !A18 & A17) or (M/IO & !A31 & !A26 & !A25 & !A24 & !A23 & !A22 & !A21 & !A20 & A19 & A18 & !A17) or (M/IO & A31) or (M/IO & !ROMEN & !A31 & !A26 & !A25 & !A24 & !A23 & !A22 & !A21 & !A20 & A19 & A18 & A17) or (!M/IO) or (M/IO & !A31 & !A26 & !A25 & !A24 & A23 & CENO)

Symboldefinitionen

Für die unten aufgeführten Symbole gelten in Beschreibung und Ansprüchen folgende Definitionen:

Symbol
Definition
!
logisches NICHT, d. h. logische Inversion
&	logisches UND
or	logisches ODER
:=	"synchrone Gleichung". Dieses Symbol zeigt an, daß der Terminus auf der linken Seite der Gleichung auf eine Flanke des CPU-Taktes getaktet ist. Mit anderen Worten: während einer gegebenen CPU-Taktperiode ist der logische Zustand des Terminus auf der linken Seite der Gleichung gleich dem Ausdruck auf der rechten Seite der Gleichung, wenn die Termini im rechten Ausdruck an (oder genauer unmittelbar vor) der Taktflanke am Anfang der Taktperiode ausgewertet werden.
=	"asynchrone Gleichung". Dieses Symbol zeigt seine bekannte Bedeutung an, d. h., daß der Terminus auf der linken Seite der Gleichung gleich dem Ausdruck auf der rechten Seite der Gleichung ist. Es wird keine Taktgebung angezeigt.

Tabelle 1-B Signaldefinitionen

Eine Definition in Klammern am Beginn eines Absatzes ist eine Definition eines Intel-Prozessorstifts und zeigt an, daß das entsprechende Signal mit diesem Prozessorstift verbunden ist (Signal ADSTS z. B. ist mit dem Prozessorstift ADS verbunden).

ADSTS
(ADS) "Adressenstatus". Aktiv Low. Dieser CPU-Ausgang zeigt an, daß die Adressen- und Buszyklusdefinitions- (z. B. W/R, M/IO etc.-)Signale gültig sind.
Axx	(Axx) "Adresse xx". CPU-Adressenzeilennummer "xx".
BCKOFF	(BOFF) Aktiv Low. Dieser PAL-Ausgang/CPU-Eingang aktiviert die CPU zum unmittelbaren Freigeben der Bussteuerung, d. h. zum "Verlassen" des Bus.
BRSTLAST	(BLAST) "Burst Last". Aktiv Low. Dieser CPU-Ausgang zeigt an, daß der Mehrfach(Burst)-Buszyklus (mehrere Zyklen andauernder Datentransfer) abgeschlossen ist, wenn der nächste BRSTRDY-Eingang aktiv ist.
BRSTRDY	(BRDY) "Burst Ready". Aktiv Low. Dieser PAL-Ausgang/CPU-Eingang zeigt an, daß das externe System gültige Daten nach Eingang einer Leseanforderung in den Bus gestellt oder Daten vom Bus nach Eingang einer Schreibanforderung von der CPU akzeptiert hat. Dieses Signal erfüllt während eines Mehrfachzyklus dieselbe Funktion wie CPURDY während eines Nichtmehrfachzyklus.
BUSCYC	"Buszyklus". Aktiv Low. Dieses Signal wird von der PAL für eigene interne Zwecke erzeugt. BUSCYC zeigt an, daß die CPU zu diesem Zeitpunkt einen externen Buszyklus ausführt.
BUSCYCDLY	Das um eine CPU-Taktperiode verzögerte BUSCYC-Signal.
BUSRDY	Dieser PAL-Eingang vom externen System zeigt an, daß gültige Daten nach Eingang einer Leseanforderung in den Bus gestellt oder Daten nach Eingang einer Schreibanforderung akzeptiert wurden. BUSRDY unterscheidet nicht zwischen Mehrfach- bzw. Nichtmehrfachdatentransfers. BUSRDY ist im typischen Fall eine der Steuerleitungen des CPU-Bus.
CACHABLE	Aktiv Low. CACHABLE wird von der PAL für eigene interne Zwecke erzeugt und zeigt an, daß ein pufferbarer Speicherlesezyklus zu diesem Zeitpunkt von der CPU ausgeführt wird.
CENO	Dieser PAL-Eingang von einer planaren E/A-Vorrichtung gibt das Puffern von Adressenpositionen in der Größenordnung von 8 bis 16 Megabytes frei, wenn aktiv (Low).
CPULOCK	(LOCK) Aktiv LOW. Dieser CPU-Ausgang zeigt an, daß die CPU einen Lese-Modifizierungs-Schreibzyklus ausführt und der Bus von der CPU nicht freizugeben ist, wenn CPULOCK aktiv ist.
CPURDY	(RDY) "CPU Bereit". Aktiv Low. Dieser PAL-Ausgang/CPU-Eingang zeigt an, daß das externe System gültige Daten nach Eingang einer Leseanforderung in den Bus gestellt hat, oder daß das externe System nach Eingang einer Schreibanforderung von der CPU Daten vom Bus akzeptiert hat. Dieses Signal führt während eines Nichtmehrfachzyklus dieselbe Funktion aus wie BRSTRDY während eines Mehrfachzyklus.
ENCACHE	Dieser PAL-Eingang von einer planaren E/A-Vorrichtung sperrt bedingungslos das Puffern bei High.
HLDACK	"Hold-Bestätigen". Aktiv High. Dieser PAL-Ausgang zeigt externen Systemen an, daß die CPU den Bus freigegeben hat.
HLDREQ	"Hold-Anforderung". Aktiv High. Dieses PAL-Eingangssignal wird durch ein externes System (z. B. einen anderen Busmaster) aktiviert, wenn dieses externe System die Freigabe der Steuerung des Bus durch die CPU benötigt.
IDLE	Aktiv Low. Dieses Signal wird von der PAL intern verwendet und ist aktiv, wenn sich die CPU während zwei aufeinanderfolgenden Ruhezustandsprüfungen im Ruhezustand befunden hat.
IDLESAMP	"Ruhezustand Prüfen". Aktiv Low. Die PAL prüft den Status der CPU an den Vorder- und Hinterflanken des TIC. Ist die CPU im Ruhezustand und bezüglich des Bus gesperrt, so wird IDLESAMP aktiviert.
KEN	(KEN) "Pufferfreigabe". Aktiv Low. Ist dieser PAL-Ausgang/CPU-Eingang aktiv und kann der laufende CPU-Zyklus gepuffert werden, so wird der laufende Zyklus in einen Puffer-Füllzyklus umgewandelt.
KENA	"Alternierende Pufferfreigabe". Teil des KEN-Signals.
LOCKBUS	Aktiv Low. Dieses Signal wird von der PAL und dem Busverriegelungszähler/Zeitgeber erzeugt. Ist die CPU nicht im Ruhezustand, so gibt LOCKBUS eine Mindestzeitspanne an, während der die CPU an den Bus angeschlossen bzw. mit diesem verriegelt ist.
LOCKEN	"Busverriegelungsfreigabe". Dieses PAL-Eingangssignal kommt von einer externen planaren E/A-Vorrichtung, die programmgesteuert betrieben werden kann. Wenn aktiv (High), gibt dieses Signal die Busverriegelungsfunktion frei.
M/IO	"Speicher/Eingang-Ausgang". Dieses Buszyklus-Definitionssignal ist ein CPU-Ausgang, der bei High einen Speicherzyklus und bei Low einen Eingangs/Ausgangs-Zyklus anzeigt.
PCD	(PCD) "Seitenpuffer Sperren". Aktiv High. Dieser CPU-Ausgang zeigt an, daß die laufende Adresse nicht intern pufferbar ist.
RESET	Aktiv High. Dieser CPU-Eingang zwingt die CPU, die Programmausführung an einer bestimmten Adresse und in einem bekannten Status aufzunehmen.
ROMEN	Dieser PAL-Eingang von einer planaren E/A-Vorrichtung aktiviert das Puffern von ROM-Adressen innerhalb der Spanne von E0000-FFFFF, wenn aktiv (High).
TIC	Busverriegelungszähler/Zeitgeber-Ausgangssignal, das jedesmal dann freigegeben wird, wenn LOCKBUS aktiv (Low) ist. Seine Frequenz ist gleich der CPU-Taktfrequenz geteilt durch 16.
TICDLY	"TIC Verzögert". Das TIC-Signal verzögert um eine CPU-Taktperiode.
TOC	Dieser Ausgang des Busverriegelungszählers/Zeitgebers wird für eine bestimmte Anzahl von Taktzyklen (z. B. 32 oder 64) nach Freigabe des Busverriegelungszählers High. Dieses Signal wird verwendet, um das Busverriegelungsmerkmal zeitlich zu steuern.
W/R	(W/R) "Schreiben/Lesen". Dieses Buszyklus-Definitionssignal ist ein CPU-Ausgang, der bei Hoch einen Schreibzyklus und bei Low einen Lesezyklus anzeigt.

Claims (3)

1. Logische Schaltung für einen Mikroprozessor, welche folgendes in Kombination enthält:
einen Hold-Ausgang und einen Hold-Anforderungseingang;
und eine Busverriegelung, um den Ausgang während einer bestimmten Zeitspanne inaktiv zu halten, und zwar nach Eingang einer Veränderung des logischen Status der Hold-Anforderung vom aktiven in den inaktiven Zustand.

2. Logische Schaltung nach Anspruch 1, bei welcher die Busverriegelung den Ausgang nur dann während einer bestimmten Zeitspanne inaktiv hält, wenn sich der Mikroprozessor nicht im Ruhezustand befindet.

3. Logische Schaltung nach Anspruch 1 oder 2, weiterhin folgendes umfassend:
einen Backoff-Ausgang, um den Mikroprozessor in einen Hold-Status zu bringen.