DE69030688T2

DE69030688T2 - Halte- und Verriegelungsschaltung für Mikroprozessor

Info

Publication number: DE69030688T2
Application number: DE69030688T
Authority: DE
Inventors: Ralph Murray Begun; Patrick Maurice Bland; Mark Edward Dean
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-06-19
Filing date: 1990-06-11
Publication date: 1997-11-13
Anticipated expiration: 2010-06-12
Also published as: PL285685A1; US5170481A; BR9002876A; DE4018481C2; HU903891D0; JPH0330045A; DE69030688D1; JPH0664562B2; EP0404413A2; DE4018481A1; EP0404413A3; EP0404413B1; PL164259B1; PE8691A1; CS304290A2; RU2067314C1; HUT57923A

Description

Die vorliegende Erfindung betrifft ein Rechnersystem und im einzelnen ein Rechnersystem mit einer logischen Schaltung, mit der ein Mikroprozessor in Antwort auf ein Halte-Anforderungssignal in einen Haltezustand versetzt werden kann, und mit dem der Mikroprozessor während eines vorher festgelegten Mindestzeitraums mit dem lokalen Bus der zentralen Verarbeitungseinheit (CPU) verriegelt werden kann.
Die Intel-Mikroprozessorfamilie mit dem 80286-, 80386- und 80486-Prozessor, unterstützt eine gemeinsame Schnittstelle, über die andere Geräte auf den lokalen CPU-Bus zugreifen können. Bei diesen handelt es sich im typischen Fall um andere Prozessoren, beispielsweise Controller für direkten Speicherzugriff (DMA), die Zugriff auf den lokalen CPU-Bus verlangen.
Der Intel-Mikroprozessor hat einen HOLD-Eingangsanschluß für den Empfang einer "Halte-Anforderung" von dem Gerät, das auf den CPU-Bus zugreifen will. Der Prozessor reagiert auf diese Anforderung, indem er den lokalen CPU-Bus freigibt oder in einen "Schwebezustand" versetzt, um so dem anfordernden Gerät vorübergehend die Steuerung des Busses zu ermöglichen. Bei Freigabe des Busses meldet der Mikroprozessor, daß sein HOLDA ("Halte-Bestätigung")-Anschluß aktiv ist, um dem anfordernden Gerät mitzuteilen, daß der Bus freigegeben wurde. Wenn eine Halte-Anforderung am HOLD-Anschluß gemeldet wird, antwortet der Mikroprozessor nicht sofort, sondern wartet, bis der momentane Zyklus des lokalen Busses abgeschlossen oder eine "Unteilbare" Übertragung beendet ist. (Eine unteilbare Übertragung ist eine Übertragung einer vorher festgelegten Code- Byte-Anzahl). Der HOLDA-Anschluß bleibt aktiv, bis die Halte- Anforderung des anfordernden Geräts an dem HOLD-Anschluß nicht mehr besteht. Wenn HOLD inaktiv wird, inaktiviert der Mikroprozessor HOLDA und übernimmt wieder die Steuerung des lokalen CPU-Busses.
Das Gerät, das die Steuerung des lokalen CPU-Busses übernehmen möchte, muß also warten, bis der Mikroprozessor seinen momentanen Buszyklus oder die unteilbare Übertragung abgeschlossen hat. Dieser Zeitraum zwischen der Halte-Anforderung und dem Moment, in dem der Mikroprozessor bestätigt, daß er den Bus freigegeben hat, ist unter dem Begriff "halte-Latenz" bekannt.
Im typischen Fall tritt die längste Halte-Latenzperiode dann auf, wenn die Halte-Anforderung am Beginn einer unteilbaren Übertragung gemeldet wird. Bei einer früheren Intel-Prozessor-Generation waren die unteilbaren Übertragungen nur 2 oder 4 Bytes lang, die Halte-Latenz war also kein Problem.
Bei den neuesten Entwicklungen der 80486-Prozessoren werden jedoch alle Code-Leseoperationen aus dem Speicher (Code-Vorabrufe) als 16 Byte lange, unteilbare Übertragungen behandelt Wenn der Prozessor einen Code von einem Acht-Bit-Gerät auf dem CPU-Bus abarbeitet, kann es zu einer Latenz-Periode von acht (8) Mikrosekunden kommen (16 Bytes x 0,5 Mikrosekunden/Byte = 8 Mikrosekunden). Eine Halte-Latenz in der Größenordnung von 8 Mikrosekunden, die wegen der Zeit, die das anfordernde Gerät auf den Zugriff auf den lokalen CPU-Bus warten muß, zu Fehlern führt, verursacht bei Personalrechnern bekanntlich Probleme, beispielsweise Diskettenüberläufe. Außerdem verringert sich bei starker Systembelastung der Gesamtwirkungsgrad.
Ein Ziel der vorliegenden Erfindung ist die Bereitstellung eines Rechnersystens mit Mitteln zur Verbesserung des Gesamtwirkungsgrades.
Entsprechend der vorliegenden Erfindung wird jetzt ein Rechnersystem bereitgestellt, das folgendes umfaßt: einen Rechnerbus; einen Prozessor mit einem Halte-Eingangsport zum Empfangen eines Halte-Signals, wobei der Prozessor elektrisch mit dem Bus gekoppelt wird, wenn das Halte-Signal in einem inaktiven Zustand ist, und von dem Bus entkoppelt wird, wenn das Haltesignal in einem aktiven Zustand ist; dadurch gekennzeichnet, daß das Rechnersystem eine Halte- und Verriegelungsschaltung umfaßt, mit einem an den Halte-Eingangsport des Prozessors angeschlossenen Halte-Ausgangsport, zum Senden eines Halte-Signals an den Prozessor, einen Eingangsport für Halte-Anforderungen, zum Empfangen eines Halte-Anforderungssignais, einem Bus-Verriegelungsmittel, das mit dem Halte- Ausgangsport und dem Eingangsport für Halte-Anforderungen verbunden ist, um das Halte-Signal in Reaktion auf eine Veränderung des Halte-Anforderungssignals von einem aktiven Zustand in einen inaktiven Zustand in einem inaktiven Zustand zu verriegeln, und ein erstes Bus-Entriegelungsmittel, das mit dem Halte-Ausgangsport und dem Eingangsport für Halte-Anforderungen verbunden ist, um das Halte-Signal zu einem vorher festgesetzten Zeitpunkt nach Veränderung des Halte-Anforderungssignals vom aktiven Zustand in den inaktiven Zustand aus dem inaktiven Zustand zu entriegeln. In einem besonders bevorzugten Ausführungsbeispiel umfaßt die logische Schaltung eine Logik programmierbarer Felder (PAL).
In einem später noch beschriebenen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird ein mikroprozessorgestütztes Rechnersystem mit einer logischen Schaltung außerhalb des Mikroprozessors bereitgestellt, die mit einem Intel 80486-Prozessor oder einem anderen Mikroprozessor verwendet werden kann, welche die dem internen HOLD/HOLDA-Schaltsystem des 80486-Prozessors innewohnende Halte-Latenzperiode verkürzt. Das bevorzugte Ausführungsbeispiel umfaßt eine Logik programmierbarer Felder (PAL), um den momentanen Zustand des Mikroprozessors durch Überwachung der E/A-Anschlüsse des Prozessors festzustellen; die PAL erzeugt in Antwort auf eine Halte-Anforderung ein Signal (BCKOFF), das den Mikroprozessor in einen unmittelbaren Haltezustand versetzt. Die PAL erzeugt außerdem ein Halte-Bestätigungssignal.
Das bevorzugte Ausführungsbeispiel stellt weiter eine "Busverriegelungs"-Funktion bereit, mit der der Mikroprozessor, wenn er nicht im Leerlauf ist, für einen vorher festgesetzten Mindeszeitraum mit dem lokalen CPU-Bus "verriegelt" wird. Diese Busverriegelungs-Funktion gewährleistet, daß die CPU adäquaten Zugriff auf den lokalen CPU-Bus hat.
Ein Beispiel der vorliegenden Erfindung soll nun unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben werden; es zeigt:
Fig. 1 ein Blockdiagramm eines Rechnersystems, das mit der Mikroprozessorhalte- und -verriegelungsschaltung der vorliegenden Erfindung ausgestattet ist.
Fig. 2 eine schematische Darstellung der Mikroprozessorhalteund -verriegelungsschaltung der vorliegenden Erfindung.
TABELLE 1-A eine Liste der logischen Gleichungen, welche die von der Logik programmierbarer Felder (PAL) der vorliegenden Erfindung ausgeführten Funktionen festlegen.
TABELLE 1-B eine Liste von Signaldefinitionen. Die in Klammern gesetzten Signalnamen sind die entsprechenden Intel- Signalnamen nach der Definition der 80486er-Spezifikation.
Fig. 1 ist ein Blockdiagramm eines Rechnersystems, in dem die vorliegende Erfindung ausgestaltet wurde. Bezugnehmend auf diese Figur, umfaßt das Rechnersystem 100 einen Prozessor 102, vorzugsweise einen Intel 80486-Mikroprozessor. Ein lokaler CPU-Bus 104 umfaßt einen Adressenbus, einen Datenbus und einen Steuerbus, die zwischen dem Prozessor 102 und einem Puffer 106 gekoppelt sind. Das System 100 umfaßt außerdem einen zwischen dem Puffer 106 und einem Puffer 110 gekoppelten Systembus 108. Der Systembus 108 umfaßt ebenfalls einen Adressenbus, einen Datenbus und einen Steuerbus.
Das System 100 umfaßt eine bekannte Bussteuerungs- und Zeitgeberschaltung 112, die mit den Adressen-, Daten- und Steuerbussen des Systembusses 108 gekoppelt sind. Der Systembus 108 ist über einen bekannten Signalspeicher/Puffer/Decodierer 114 an den Eingangs/Ausgangs (E/A)-Bus 116 angeschlossen, der auch einen Adressenbus, einen Datenbus und einen Steuerbus umfaßt. Der E/A-Bus 116 ist an eine Vielzahl planarer E/A-Geräte gekoppelt (in Fig. 1 sind nur das erste, 118, und das "n-te", 120, E/A-Gerät dargestellt). Diese E/A-Geräte können RS232-Adapter, Druckeradapter, Diskettenadapter, Unterbrechungs-Controller, Nurlesespeicher (ROMs) oder andere bekannte E/A-Geräte sein.
Ein bekannter Micro Channel (TM)-Bus 122 mit Adressen-, Daten- und Steuerbussen ist über den Puffer 110 mit dem Systembus 108 gekoppelt. Die Architektur des Micro Channel- Busses wird ausführlich in dem technischen Handbuch IBM PS/2 Modell 80 beschrieben. Entsprechend der Micro Channel-Architektur ist ein bekannter zentraler Vergabe-Steuerpunkt (CACP) 124 an den Micro Channel-Bus 122 und die Bussteuerungs- und Zeitgeberschaltung 112 angeschlossen; dieser verwaltet den Mehrgeräte-Busvergabemechanismus des Micro Channel. Der Anschluß des zentralen Vergabe-Steuerpunktes 124 und der Bussteuerungs- und Zeitgeberschaltung 112 ist Teil des Micro Channel-Busses 122.
Eine Vielzahl von Micro Channel-Steckstellen 126 zur Aufnahme von Adapterkarten wie Speicherkarten, Videokarten, Kommunikationskarten etc. ist mit dem Micro Channel-Bus 122 gekoppelt. Mit dem Micro Channel-Bus 122 sind auch ein oder mehrere Steckstellen 128 für Festplatte/Diskette gekoppelt, die den Anschluß einer Festplatte oder Diskette (nicht dargestellt) an den Bus 122 vereinfachen. Ein bekannter DMA-Controller 130 ist mit den Adressen-, Daten- und Steuerbussen des Systembusses 108 gekoppelt; über ihn haben die Peripheriegeräte wie Festplattenlaufwerke, Diskettenlaufwerke und die Micro Channel DMA-Slave-Einheiten direkten Zugriff auf den Speicher 134, so daß eine direkte Beteiligung des Prozessors 102 an Datenübertragungen zwischen diesen Peripheriegeräten und dem Speicher umgangen wird. Eine bekannte Speichersteuerschaltung 132 und der dazugehörige Speicher 134 sind ebenfalls an den Systembus 108 gekoppelt, wie in Fig. 1 zu sehen ist.
Zwischen dem Mikroprozessor 102, dem lokalen CPU-Bus 104, einem planaren E/A-Gerät (zum Beispiel 118), der Bussteuerungs- und Zeitgeberschaltung 112 und dem zentralen Vergabe- Steuerpunkt 124 ist eine bekannte PAL-Schaltung 136 angeschlossen. Die in die PAL 136 programmierten Funktionen sind in Tabelle-1A im Detail aufgeführt, die Signaldefinitionen sind in Tabelle-1B beschrieben.
Der Signalausgang "Halte-Anforderung" des zentralen Vergabe- Steuerpunktes 124, der vorher in dem Rechnersystem nach dem Stand der Technik mit dem HOLD-Eingang des Mikroprozessors gekoppelt war, wird jetzt an die PAL 136 gekoppelt und in den Figuren mit "HLDREQ" bezeichnet. Der HOLD-Eingang des Mikroprozessors 102 ist in der vorliegenden Erfindung nicht abgeschlossen (mit anderen Worten, er wird in den inaktiven Zustand gezwungen). An seiner Stelle erzeugt die PAL 136 ein ubackoff"-Signal BCKOFF, das mit dem BOFF-Eingang des Mikroprozessors 102 verbunden wird. Wenn der BOFF-Anschluß des Mikroprozessors 102 aktiv wird, gibt der 80486-Prozessor umgehend die Steuerung des lokalen CPU-Busses frei, unabhängig vom Zustand des momentanen Prozessorbuszyklusses. Man beachte, daß die Funktion des Prozessor-BOFF-Einganges sich von derjenigen des HOLD-Einganges unterscheidet. Wenn der HOLD- Eingang aktiv wird, wie im System nach dem Stand der Technik, und der Prozessor momentan einen unteilbaren Übertragungszyklus ausführt, wartet der Prozessor, bis die unteilbare Übertragung abgeschlossen ist, bevor er die Steuerung für den Bus freigibt.
Auch der Ausgang "Halte-Bestätigung" (HOLDA) des Mikroprozessors 102, der bisher in den Rechnersystemen nach dem Stand der Technik an den zentralen Vergabe-Steuerpunkt 124 angeschlossen war, ist in der vorliegenden Erfindung nicht abgeschlossen. An seiner Stelle erzeugt die PAL 136 ein Signal HLDACK, das an den zentralen Vergabe-Steuerpunkt 124 und die Bussteuerungs- und Zeitgeberschaltung 112 zurückgekoppelt wird.
An die PAL 136 ist ein Busverriegelungszählwerk/Zeitgeber 138 gekoppelt. Das Busverriegelungssignal legt einen vorher festgesetzten Mindestzeitraum fest, in dem ein nicht im Leerlauf befindlicher Prozessor mit dem lokalen CPU-Bus "verriegelt" ist.
Weitere Einzelheiten zur Verbindung zwischen der PAL 136 und dem Busverriegelungszählwerk/-Zeitgeber 138 mit dem Rechnersystem 100 zeigt die schematische Darstellung der Fig. 2. Bezugnehmend auf diese Figur ist das Busverriegelungszählwerk/-Zeitgeber 138 vorzugsweise ein 74F393-Zählwerk mit integrierter Schaltung, obwohl auch andere bekannte Zählwerkschaltungen geeignet sind. Der Takteingang (nur erster Abschnitt) des Zählwerks/Zeitgebers 138 ist an den CPU-Systemtakt gekoppelt. Wenn LOCKBUS inaktiv (im High-Zustand) ist, werden die Zählwerke frei gehalten und sind folglich wirksam gesperrt. Wenn LOCKBUS aktiv wird (Low-Zustand), werden die Zählwerke freigegeben und das TOC-Signal geht vierundsechzig CPU-Taktperioden später in den High-Zustand über. (TOC kann auch an andere Eingänge des Zählwerks/Zeitgebers 138 angeschlossen werden; wenn es zum Beispiel an den QB-Ausgang der zweiten Hälfte des Zählwerks/Zeitgebers angeschlossen ist, geht TOC zweiunddreißig CPU-Taktperioden nach Aktivwerden von LOCKBUS in den High-Zustand über).
Bezugnehmend auf Tabelle-1A; bei Prüfung der Gleichung für LOCKBUS und unter der Annahme, daß LOCKEN im High-Zustand freigegeben ist, meldet die erste Gruppe von drei Termen unmittelbar nachdem HLDREQ inaktiv (Low) wurde, daß LOCKBUS aktiv (im Low-Zustand) ist. (Unmittelbar nachdem HLDREQ im Low- Zustand inaktiv wurde, ist BDKOFF noch aktiv und im Low-Zustand). Die zweite Gruppe der drei Termen hält LOCKBUS aktiv (Low), bis entweder ein vorher festgesetzter Zeitraum verstrichen ist (das heißt, TOC in den High-Zustand übergeht), oder die CPU während zwei aufeinanderfolgender Taktabtastungen im Leerlauf war (das heißt, IDLE in den Low-Zustand übergeht).
In der BCKOFF-Gleichung wird der LOCKBUS-Term dann eingesetzt, um einen Prozessor-Haltezustand zu verhindern, solange LOCKBUS aktiv bleibt. Bei kurzer Prüfung der Gleichung für BCKOFF sehen wir, daß der LOCKBUS-Term in jeder der drei ersten Term-Gruppen erscheint. BCKOFF kann jedoch nur aktiv (Low-Zustand) werden, wenn alle Bedingungen in jeder der ersten drei Term-Gruppen erfüllt sind (die vierte Term-Gruppe führt BCKOFF nur in den inaktiven Zustand zurück, wenn HLDREQ inaktiv wird). Folglich kann BCKOFF nicht aktiv (Low) werden, solange LOCKBUS aktiv (Low) ist. Solange also LOCKBUS aktiv (im Low-Zustand) gemeldet wird, steuert der Prozessor 102 den Bus, oder mit anderen Worten, der Prozessor ist mit dem Bus "verriegelt".
Bezugnehmend auf die BCKOFF-Gleichung; die erste Gruppe von sieben Termen bewirkt, daß BCKOFF am Ende jedes nicht Cachefähigen Buszyklusses aktiv (Low) gesteuert wird. Diese Term- Gruppe ist demnach verantwortlich für das Aufbrechen der bereits erwähnten langsamen, unteilbaren 16 Byte-Übertragungen (weil diese langsamen Übertragungen aus einem nicht Cache-fähigen Speicher kommen). Diese Term-Gruppe steuert außerdem BCKOFF am Ende der normalen E/A-Buszyklen aktiv. Da diese erste Term-Gruppe auf das Ende des momentanen Buszyklusses wartet (bei der ersten Term-Gruppe muß CPURDY aktiv und im Low-Zustand sein, damit BCKOFF aktiv gesteuert wird), führt sie einzelne Busübertragungen als unteilbare Einheiten.
Die zweite Gruppe von sieben Termen in der BCKOFF-Gleichung steuert am Ende der Cache-fähigen Buszyklen BCKOFF aktiv (Low-Zustand). In dem bevorzugten Ausführungsbeispiel muß der Cache-fähige Speicher mit einer Datenbreite von 32 Bit definiert werden. Es ist damit garantiert, daß für den Abschluß dieser Übertragungen nur vier (4) externe Buszyklen erforderlich sind, oder etwa 2 Mikrosekunden (4 Übertragungen x 0,5 Mikrosekunden/Übertragung = 2 Mikrosekunden).
Die dritte Term-Gruppe in der BCKOFF-Gleichung steuert BCKOFF aktiv, wenn der lokale CPU-Bus momentan inaktiv ist. Und die vierte Term-Gruppe hält BCKOFF aktiv, bis HLDREQ wieder inaktiv ist.
In der Gleichung für HLDACK (Halte-Bestätigung), steuert die erste Gruppe von drei Termen HLDACK eine Taktperiode, nachdem BCKOFF aktiv (Low-Zustand) gesteuert wurde, in den aktiven Zustand (High-Zustand). Die zweite Gruppe von zwei Termen hält HLDACK aktiv, bis HLDREQ wieder inaktiv ist. TABELLE 1-A

Symboldefinitionen

Die unten aufgeführten Symbole haben in der Beschreibung und in den Ansprüchen die folgenden Bedeutungen: TABELLE 1-B Signaldefinitionen

Claims

1. Ein Rechnersystem, folgendes umfassend: einen Rechnerbus (104); einen Prozessor (102), mit einem Halte-Eingangsport zum Empfangen eines Haltesignals (BCKOFF), wobei der Prozessor (102) elektrisch mit dem Bus (104) gekoppelt wird, wenn das Haltesignal in einem inaktiven Zustand ist, und von dem Bus (104) entkoppelt wird, wenn das Haltesignal (BOFF) in einem aktiven Zustand ist;

dadurch gekennzeichnet, dass das Rechnersystem eine Halte- und Verriegelungsschaltung (136, 138) umfasst, mit einem an den Halte-Eingangsport des Prozessors (102) angeschlossenen Halte-Ausgangsport, zum Senden eines Haltesignals (BCKOFF) zum Prozessor (102), einen Eingangsport für Halte-Anforderungen zum Empfangen eines Halte-Anforderungssignals (HLDREQ), ein Bus-Verriegelungsmittel (136), das mit dem Halte-Ausgangsport und dem Eingangsport für Halte-Anforderungen verbunden ist, um das Haltesignal (BCKOFF) in Reaktion auf eine Veränderung des Halte-Anforderungssignals (HLDREQ) von einem aktiven Zustand in einen inaktiven Zustand in einem inaktiven Zustand zu verriegeln, und ein erstes Bus-Entriegelungsmittel (136), das mit dem Halte-Ausgangsport und dem Eingangsport für Halte-Anforderungen verbunden ist, um das Haltesignal (BCKOFF) zu einem vorher festgesetzten Zeitpunkt nach Veränderung des Halte-Anforderungssignals (HLDREQ) vom aktiven Zustand in den inaktiven Zustand aus dem inaktiven Zustand zu entriegeln.

2. Ein Rechnersystem nach Anspruch 1, bei dem die Halte- und Verriegelungsschaltung (136, 138) ein zweites Bus- Entriegelungsmittel (136) umfasst, das mit dem Halte- Ausgangsport und dem Eingangsport für die Halte-Anforderungen verbunden ist, um das Haltesignal (BCKOFF) nach Ablauf einer vorher festgesetzten Anzahl von Prozessor- Leerlauf-Taktzyklen nach Veränderung des Halte-Anforderungssignals vom aktiven Zustand in den inaktiven Zustand aus dem inaktiven Zustand zu entriegeln.

3. Ein Rechnersystem nach Anspruch 2, bei dem die Halteund Verriegelungsschaltung (136, 138) ein Mittel (136) umfasst, das mit dem Halte-Ausgangsport und dem Eingangsport für die Halte-Anforderungen verbunden ist, zum Erzeugen eines Bus-Verriegelungssignals (LOCKBUS), wobei das Haltesignal (BCKOFF) in Reaktion auf ein aktives Bus-Verriegelungssignal (LOCKBUS) im inaktiven Zustand gehalten wird, das Bus-Verriegelungssignal (LOCKBUS) sich in Reaktion auf ein aktives Halte-Anforderungssignal (HLDREQ) und ein aktives Haltesignal (BCKOFF), oder ein aktives Bus-Verriegelungssignal (LOCKBUS) und ein inaktives Zeitgebersignal (TOC) und ein inaktives Leerlaufsignal (IDLE) in einem vorherigen Taktzyklus des Prozessors (102), in dem das Zeitgebersignal (TOC) nach Ablauf der vorher festgesetzten Zeit aktiv ist, in einem aktiven Zustand befindet und das Leerlaufsignal (IDLE) am Ende der vorher festgesetzten Anzahl von Prozessor- Leerlauf-Taktzyklen aktiv ist.

4. Ein Rechnersystem nach Anspruch 1, bei dem die Halte- und Verriegelungsschaltung ein Mittel (136) umfasst, das mit dem Halte-Ausgangsport und dem Eingangsport für Halte-Anforderungen verbunden ist, zum Erzeugen eines Bus-Verriegelungssignals (LOCKBUS), wobei das Haltesignal (BCKOFF) in Reaktion auf ein aktives Bus-Verriegelungssignal (LOCKBUS) im inaktiven Zustand gehalten wird, das Bus-Verriegelungssignal (LOCKBUS) sich in Reaktion auf ein aktives Halte-Anforderungssignal (HLDREQ) und ein aktives Haltesignal (BCKOFF), oder ein aktives Bus-Verriegelungssignal (LOCKBUS) und ein inaktives Zeitgebersignal (TOC) in einem vorherigen Taktzyklus des Prozessors (102), in dem das Zeitgebersignal (TOC) nach Ablauf der vorher festgesetzten Zeit aktiv ist, in einem aktiven Zustand befindet.

5. Ein Rechnersystem nach Anspruch 3 oder Anspruch 4, bei dem die Halte- und Verriegelungsschaltung (136, 138) eine Zeitgeberschaltung (138) zur Erzeugung eines Zeitgebersignals (ROC) umfasst, wobei die Zeitgeberschaltung (138) einen Eingang (CLR) für den Empfang des Bus-Verriegelungssignals (LOCKBUS) hat, und die Zeitgeberschaltung (138) freigegeben wird, wenn das Bus-Verriegelungssignal (LOCKBUS) aktiv ist.

6. Ein Rechnersystem nach Anspruch 3 oder Anspruch 4, bei dem die Halte- und Verriegelungsschaltung (136, 138) ein mit dem Halte-Ausgangsport und dem Eingangsport für Halte-Anforderungen verbundenes Mittel (136) umfasst, zum Erzeugen eines Halte-Bestätigungssignals (HLDACK), wobei das Halte-Bestätigungssignal (HLDACK) in Reaktion auf das aktive Haltesignal (BCKOFF) und das aktive Halte-Anforderungssignal (HLDREQ) aktiv ist.

7. Ein Rechnersystem nach einem jeden vorangehenden Anspruch, bei dem die Halte- und Verriegelungsschaltung (136, 138) eine Schaltung (136) mit einer Logik programmierbarer Felder (PAL) umfaßt.

8. Ein Rechnersystem nach einem jeden vorangehenden Anspruch, bei dem der Prozessor (102) ein 80486-Prozessor ist.

9. Ein Rechnersystem nach Anspruch 5, bei dem die Zeitgeberschaltung (138) ein 74F393-Zählwerk umfaßt.