JPH0330045A - マイクロプロセツサ用論理回路 - Google Patents

マイクロプロセツサ用論理回路

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JPH0330045A
JPH0330045A JP2158857A JP15885790A JPH0330045A JP H0330045 A JPH0330045 A JP H0330045A JP 2158857 A JP2158857 A JP 2158857A JP 15885790 A JP15885790 A JP 15885790A JP H0330045 A JPH0330045 A JP H0330045A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はコンピュータ回路に関し、より具体的には、ホ
ールド要求信号に応答してマイクロプロセッサをホール
ド状態に置き、マイクロプロセッサを所定の最小時間の
間、局所中央演算処理装置（ＣＰＵ）のバスに対してロ
ックするための、論理回路に関する。
Ｂ．従来の技術 ８０２８６、８０３８６、８０４８６を含むインテルの
マイクロプロセッサ系列は、他の装置に局所Ｃ　Ｐ　Ｕ
バスへのアクセスを許す共通インターフェースをサポー
トしている。他の装置とは、通常は、局所ＣＰＵバスへ
のアクセスを必要とする直接記憶アクセス（ＤＭＡ）制
御装置などの他の処理装置である。
インテルのマイクロプロセッサは、ＣＰＵバスへのアク
セスを必要とする装置からの「ホールド要求」を受け取
るためのＨＯＬＤ入力ビンを有する。処理装置はこの要
求に応答して、局所ＣＰＵを解放すなわち「フロート」
させて、要求装置にバスの一時的制御を与える。バスを
解放すると、マイクロプロセッサはそのＨＯＬＤＡ　（
　ｒホールド肯定応答」）ピンを活動状態にして、要求
装置にバスが解放されたことを知らせる。ホールド要求
がＨＯＬＤピンに来たとき、マイクロプロセッサは直ち
に応答せず、現局所バス・サイクルの終りまたは「原子
的」転送の終りを待つ（原子的転送とは、コードの所定
数のバイトの転送をいう）。
ＨＯＬＤＡピンは、要求装置がＨＯＬＤビンからホール
ド要求を取り去るまで活動状態のままとなる。ＨＯＬＤ
が非活動状態になると、マイクロプロセッサはＨＯＬＤ
Ａを非活動化し、局所ＣＰＵバスに対する制御を取り戻
す。
Ｃ．発明が解決しようとする課題 したがって、局所ＣＰＵバスの制御を要求する装置は、
マイクロプロセッサがその現バス・サイクルまたは原子
的転送を完了するまで待たなければならない。ホールド
要求が出てからマイクロプロセッサがバスを解放したと
肯定応答するまでの時間を「ホールド待ち時間」と呼ぶ
。
通常、ホールド待ち時間が最長になるのは、原子的転送
の始めにホールド要求が出されるときである。前の世代
のインテルのプロセッサでは、原子的転送は２または４
バイトにすぎず、ホールド待ち時間は問題にはならなか
った。
しかし８０４８Ｂプロセッサは、すべての記憶コード読
取り（コード事前取出し）を１６バイトの原子的転送と
して扱う。プロセッサが拡張ＣＰＵバス上で８ビット装
置からのコードを実行している場合、待ち時間は（１６
パイトＸ０．５マイクロ秒／バイト＝）８マイクロ秒程
度となる。このため、ホールド待ち時間が８マイクロ秒
程度だと、要求装置が局所ＣＰＵバスへのアクセスを待
つ時間が長いために、ディスケットのオーバランなどの
エラーが生じることが知られているパーソナル・コンピ
ュータ・システムでは、問題が生じる。
Ｄ．課題を解決するための手段 したがって、以下に記載する本発明は、８０４８６プロ
セッサの内部ＨＯＬＤ／ＨＯＬＤＡ回路に固有のホール
ド待ち時間を短縮する、インテル８０４８６または他の
マイクロプロセッサ用として適した外部（マイクロプロ
セッサの外部にある）論理回路である。本発明では、プ
ログラム記憶式アレイ論理回路（ＰＡＬ）を使って、プ
ロセッサの入出力ピンを監視することによりマイクロブ
ロセッサの現状態を決定し、ＰＡＬはホールド要求に応
答して、マイクロプロセッサを即時ホールド状態に置く
信号（ＢＣＫＯＦＦ）を発生する。ＰＡＬはまたホール
ド肯定応答信号も発生する。
本発明はまた、遊休状態でないとき、マイクロプロセッ
サを所定の最小時間の間、局所ＣＰＵバスに対してロッ
クする、「ロックバス」機能を提供する。このロックバ
ス機能は、ＣＰＵが局所ＣＰＵバスに対して適切にアク
セスできるようにする。
Ｅ．実施例 第１図は、本発明を含むコンピュータ・システムの構成
図である。第１図で、コンピュータ・システム１００は
、処理装置１０２、好ましくはインテル８０４８８マイ
クロプロセッサを含んでいる。局所ＣＰＵバス１０４は
、アドレス・バスとデータ・バスと制御バスを含み、そ
れらのバスは処理装置１０２とバッファ１０６の間に結
合されている。コンピュータ・システム１００はまた、
バッファ１０６とバッファ１１０の間に結合されたシス
テム・バス１０８を含んでいる。システム・バス１０８
も、アドレス・バスとデータ・バスと制御パスを含んで
いる。
コンピュータ・システム１００は、周知のバス制御／タ
イミング回路１１２を含み、これはシステム・バス１０
８のアドレス・バス、データ●バス、制御ハスに結合さ
れている。システム・バス１０８は、周知のラッチ／バ
ッファ／デコーダ１１４を介して入出力バス１１６に結
合され、入出力バス１１６もアドレス・バスとデータ・
バスと制御パスを含んでいる。入出力バス１１６は複数
のプレーナ入出力装置に結合されている（第１図には、
１番目の入出力装置１１８とｎ番目の入出力装置１２０
だけを示してある）。この入出力装置は、ＲＳ２３２ア
ダプタ、印刷装置アダプタ、ディスケット・アダプタ、
読取り専用記憶装置（ＲＯＭ）　、または他の周知の入
出力装置でよい。
アドレス・バスとデータ・バスと制御バスを含む周知の
マイクロチャネル・バス１２２が、バッファ１１０を介
してシステム・バス１０８に結゛合されている。マイク
ロチャネル・バスのアーキテクチャは、ｒＩＢＭ　　Ｐ
Ｓ／２　　８０型技術解説書（ｔｈｅ　ＩＢＭ　ＰＳ／
２　Ｍｏｄｅｌ　８０　Ｔｅｃｈｎｉｃａｌ　Ｒｅｆｅ
ｒｅｎｃｅＭａｎｕａ　ｌ　）　Ｊに詳しく記述されて
いる。このマイクロチャネル・アーキテクチャによれば
、マイクロチャネルの多重装置バス・アービトレーシａ
ン機構を管理するために、周知の中央アービトレーシロ
ン制御点（ＣＡＣＰ）１２４が、マイクロチャネル・バ
ス１２２およびバス制御／タイミング回路１１２に結合
されている。中央アービトレーション制御点１２４とバ
ス制御／タイミング回路１１２の接続は、実際にはマイ
クロチャネル・バス１２２の一部である。
メモリ・カード、ビデオ・カード、通信カードなどのア
ダプタ・カードを受けるため、複数のマイクロチャネル
・ソケット１２６がマイクロチャネル・バス１２２に結
合されている。ハード・ディスクまたはフロッピ・ディ
スク（図示せず）をバス１２２に接続しやすくするため
、Ｌ個または複数のハード・ディスク／フロッピ・ディ
スク・ソゲット１２８がマイクロチャネル・バス１２２
に結合されている。ハード・ディスク駆動装置、フロッ
ピ・ディスク駆動装置や任意のマイクロチャネルＤＭＡ
従属装置などの周辺装置が記憶装置ｌ３４に直接アクセ
スでき、そうした周辺装置と記憶装置の間でのデータ転
送に処理装置１０２が直接介入しなくてもすむようにす
るため、周知の直接記憶アクセス（ＤＭＡ）制御装置１
３０がシ不テムＪ−ｐ＜ス１０８のアドレス・バス、デ
ータ・バス、制御バスに結合されている。周知の記憶制
御回路１３２および関連する記憶装置１３４も、第１図
に示すようにシステム・バス１０８に結合されている。
周知のプログラム式アレイ論理（ＰＡＬ）回路１３６が
、マイクロプロセッサ１０２、局所ＣＰＵバス１０４、
ブレーナ入出力装置（たとえば１１８）、バス制御／タ
イミング回路１１２、中央アービトレーション制御点１
２４の間に結合されている。ＰＡＬ　Ｌ　３　６にプロ
グラミングされている機能を表１−Ａに詳しく示し、信
号の定義を表１−Ｂに示す。
中央アービトレーシ１７制御点１２４の「ホールド要求
」信号入力は、以前は従来技術のコンピュータ・システ
ムでマイクロプロセッサのＨＯＬＤ入力に結合されてい
たが、現在はＰＡＬ１３６に結合され、図面では”ＨＬ
ＤＲＥＱ”で表してある。マイクロプロセッサ１０２の
ＨＯＬＤ入力は、本発明では成端していない（より詳し
くいうと、強制的に非活動状態にされている）。その代
りに、ＰＡＬ　１　３　６は「バックオフ」信号ＢＣＫ
ＯＦＦを発生し、それがマイクロプロセッサ１０２のＢ
ＯＦＦ入力に供給される。マイクロプロセッサ１０２の
ＢＯＦＦピンが活動状態にされると、現プロセッサ・バ
ス・サイクルの状態がどうであろうと、８０４８Ｂプロ
セッサは直ちに局所ＣＰＵバスの制御を解放する。プロ
セッサのＢＯＦＦ入力の機能は、ＨＯＬＤ入力の機能と
は異なることに．留意されたい。従来技術のシステムの
場合のようにＨＯＬＤ入力が活動状態にされ、プロセッ
サが現在原子的転送サイクルを実行中のとき、プロセッ
サは、その原子的転送が完了するのを待ってから、バス
の制御を解放する。
同様に、マイクロプロセッサ１０２の「ホールド肯定応
答」　（具体的にはＨＯＬＤＡ）出力は、以前は従来技
術のコンピュータ・システムで中央アービトレーション
制御点１２４に接続されていたが、本発明では成端しな
い。その代りに、ＰＡＬ１３６はＨＬＤＡＣ；Ｋ信号を
発生し、それが中央アービトレーション制御点１２４お
よびバス制御／タイミング回路１１２に送り返される。
ロックバス・カウンタ／タイマ１３８がＰＡＬ１３６に
結合されている。ロックバス信号は、非遊休状態のプロ
セッサが局所ＣＰＵバスに対して「ロック」される、所
定の最小時間を確定する。
ＰＡＬ　１　３　６およびロックバス・カウンタ／タイ
マ１３８とコンピュータ・システム１００の相互接続の
詳細は、第２図の概略図に示してある。
第２図で、ロックバス・カウンタ／タイマ１３８は、７
４Ｆ３９３集積回路カウンタであることが好ましいが、
他の周知のカウンタ回路でもよい。
カウンタ／タイマ１３８のクロック入力（第１セクショ
ンのみ）は、ＣＰＵシステム・クロックに結合されてい
る。ＬＯＣＫＢＵＳが非活動状態（高レベル）のとき、
カウンタはクリアに保持され、したがって有効にディス
エーブルされる。ＬＯＣＫＢＵＳが活動状態（低レベル
）にされると、カウンタはエネーブルされ，６４ＣＰＵ
クロック周期後にＴＯＣ信号が高レベルになる。（ＴＯ
Ｃは、カウンタ／タイマ１３８の他の出力に供給しても
よい。たとえば、カウンタ／タイマの第２半部のＱＢ出
力に接続した場合、ＬＯＣＫＢＵＳが活動状態にされて
から３２ＣＰＵクロック周期後に、ＴＯＣ信号が高レベ
ルになる。） 表１−Ａを参照して、ＬＯＣＫＢＵＳの方程式を検討す
るとわかるように、ＬＯＣＫＥＮが高レベルにエネーブ
ルされているとすれば、３項からなる最初のグループは
、ＨＬＤＲＥＱが非活動状態（低レベル）になった直後
に、ＬＯＣＫＢＵＳを活動状態（低レベル）にする（Ｈ
ＬＤＲＥＱが低レベルの非活動状態になった直後に、Ｂ
ＣＫＯＦＦは依然として低レベルの活動状態である）。
３項からなる第２のグループは、所定の時間が経過する
（すなわちＴＯＣが高レベルになる）か、またはＣＰＵ
が連続する２クロック・サンプルの間遊休状態となる（
すなわちＩＤＬＥが低レベルになる）まで、ＬＯＣＫＢ
ＵＳを活動状態（低レベル）に保持する。
次に、ＬＯＣＫＢＵＳが活動状態に留まる限り、プロセ
ッサのホールドを防止するため、ＬＯＣＫＢＵＳ項がＢ
ＣＫＯＦＦ方程式で使用される。ＢＣＫＯＦＦの方程式
をずっと検討するとわかるように、ＬＯＣＫＢＵＳ項が
最初の３つの項グループのそれぞれに現れている。しか
し、最初の３つの項グループのいずれか１つですべての
条件が満たされる場合にしか、ＢＣＫＯＦＦは活動状態
（低レベル）にならない（第４の項グループは、ＨＬＤ
ＲＥＱが非活動状態のとき、ＢＣＫＯＦＦを非活動状態
に戻すにすぎない）。したがって、ＬＯＣＫＢＵＳが活
動状態（低レベル）である限り、ＢＣＫＯＦＦは活動状
態（低レベル）になり得ない。すなわち、ＬＯＣＫＢＵ
Ｓが活動状態（低レベル）にある限り、プロセッサ１０
．２＋１バスを制御する。言い換えれば、プロセッサは
バスに対して「ロック」される。
ＢＣＫＯＦＦ方程式を参照すると、７項からなる最初の
グループは、キャッシュ不能バス・サイクルの終りにＢ
ＣＫＯＦＦを活動状態（低レベル）にする。したがって
、この項グループは、前述の遅い１８バイトの原子的転
送の中止を担当する（この遅い転送はキャッシュ不能メ
モリからのものであるため）。この項グループはまた、
通常の入出力バス・サイクルの終りにＢＣＫＯＦＦを活
動状態にする。この最初の項グループは現バス・サイク
ルの終りまで待つので（この最初の項グループは、ＢＣ
ＫＯＦＦを活動状態にするためにＣＰＵＲＤＹが低レベ
ルの活動状態になることを必要とする）、単一バス転送
を原子的単位として維持する。
ＢＣＫＯＦＦ方程式中の７項からなる第２のグループは
、キャッシュ可能バス・サイクルの終りにＢＣＫＯＦＦ
を活動状態（低レベル）にする。
この好ましい実施例では、キャーツシュ可能メモリは、
３２ビットのデータ幅と定義しなければならない。した
がって、これらの転送を完了するのに、４外部バス・サ
イクルすなわち（４転送×０．５マイクロ秒／転送＝）
約２マイクロ秒しか必要としない。
ＢＣＫＯＦＦ方程式の第３の項グループは、局所ＣＰＵ
バスが現在非活動状態の場合にのみ、ＢＣＫＯＦＦを活
動状態にする。また第４の項グループは、ＨＬＤＲＥＱ
が非活動状態に戻るまで、ＢＣＫＯＦＦを活動状態に維
持ナる。
ＨＬＤＡＣＫ　（ホールド肯定応答）の方程式では、３
項からなる最初のグループは、ＢＣＫＯＦＦが活動状態
（低レベル）にされてから１クロツタ周期後に、ＨＬＤ
ＡＣＫを活動状態（高レベル）にする。また２項からな
る第２のグループは、ＨＬＤＲＥＱが非活動状態に戻る
まで、ＨＬＤＡＣＫを活動状態に保持する。
！Ｂ．ＣＫＯＦＦ　　　：＝ ＨＬＤＡＣＫ　　　：＝ ！ＬＯＣＫＢＵＳ ！ＩＤＬＥＳＡＭＰ　　　：＝ 表１−Ａ ヱコ’ｉＬス」１表 ＣＢＣＫＯＦＦ　　＆　ＨＬＤＲＥＯ　　＆　　ｌＢｔ
ＩｓｃＹｃ　　＆ＣＡＣｔＩＡＢＬＥ　　＆　　！ＣＰ
ＵＲＤＹ　　＆　　ＣＰＵＬＯＣＫ＆　　ＬＯＣＫＢＵ
Ｓ）ｏｒ （ＢＣＫＯＦＦ　　＆　　ＨＬＤＲＥＱ　　＆　　！Ｃ
ＡＣＨＡＢＬＥ　　＆！ＢＲＳＴＬＡＳＴ　　＆　　！
ＢＲＳＴＲＤＹ　　＆　　ＣＰＵＬＯＣＫ＆　ＬＯＣＫ
ＢＵＳ）ｏｒ （ＢＣＫＯＦＦ　＆　ＨＬＤＲＥＱ　＆　ＢＵＳＣＹＣ
　＆ＡＤＳＴＳ　　＆　　ＣＰＵＬＯＣＫ　　＆　　Ｌ
ＯＣＫＢＵＳ）　　ｏｒ（ＩＢＣＫＯＦＦ　＆　ＨＬＤ
ＲＥＱ）（ｊＢＣＫＯＦＦ　＆　ＨＬＤＲＥＱ　＆　　
！ＨＬＤＡＣＫ）Ｏｒ （ＨＬＤＡＣＫ　＆　ＨＬＤＲＥＱ） （ｊＨＬＤＲＥＱ　＆　　！ＢＣＫＯＦＦ　＆　ＬＯＣ
ＫＥＨ）Ｏｒ （＋ＬＯＣＫＢＵＳ　＆　　！ＴＯＣ　＆　ＩＤＬＥ）
（ＩＤＥＬＳＡＭＰ　＆　ＡＤＳＴＳ　＆　ＢＵＳＣＹ
Ｃ　＆！ＬＯＣＫＢＵＳ　＆　ＴＩＣ　＆　　！ＴＩＣ
ＤＬＹ）　　ｏｒ（ＩＤＬＥＳＡＭＰ　＆　ＡＤＳＴＳ
　＆　ＢＵＳＣＹＣ　＆！ＩＤＬＥ　　　：＝ ！ＴＩＣＤＬＹ　　　：＝ ！ＢＵＳＣＹＣ　　　：＝ ！ＣＡＣＩＩＡＢＬＥ　　　：＝ ！ＬＯＣＫＢＵＳ　　＆　　！ＴＩＣ　＆　ＴＩＣＤＬ
Ｙ）ｏｒ（！ＩＤＬＥＳＡ｝｛Ｐ　＆　ＡＤＳＴＳ　＆
　ＢＵＳＣＹＣ　＆！ＬＯＣＫＢＵＳ｝ （ｔＩＤＥＬＳＡＭＰ　＆　ＡＤＳＴＳ　＆　ＢＵＳＣ
ＹＣ　＆！ＬＯＣＫＢＵＳ　　＆　ＴＩＣ　＆　　！Ｔ
ＩＣＤＬＹ）ｏｒ（ｊＩＤＬＥＳＡＭＰ　　＆　ＡＤＳ
ＴＳ　　＆　　ＢＵＳＣＹＣ　　＆！ＬＯＣＫＢＵＳ　
　＆　　！ＴＩＣ　　＆　ＴＩＣＤＬＹ）！ＴＩＣ （！ＡＤＳＴＳ　＆　　！ＲＥＳＥＴ　＆　ＢＣＫＯＦ
Ｆ）ｏｒ（ＩＢＵＳＣＹＣ　　＆　　ＣＰＵＲＤＹ　＆
　　ＢＲＳＴＲＤＹ　　＆！ＲＥＳＥＴ）ｏｒ （ｔＢＵＳＣＹＣ　　＆　　ＣＰＵＲＤＹ　　＆　　Ｂ
ＲＳＴＬＡＳＴ＆　　！ＲＥＳＥＴ） （ｊＢＵＳＣＹＣ　　＆　　！Ｗ／Ｒ　　＆　　Ｍ／Ｉ
Ｏ　　＆　　！ＰＣＤ＆　　！ＫＥＮ　　＆　　！ＲＥ
ＳＥＴ　　＆　　ＣＰＵＬＯＣＫ　　＆ＣＡＣｔ｛ＡＢ
ＬＥ）ｏｒ （ＩＣＡＣＨＡＢＬＥ　＆　ＣＰＩＩＲＤＹ　＆　ＢＲ
ＳＴＲＤＹ＆　　！ＫＥＮ　　＆　　！ＲＥＳＥＴ）ｏ
ｒ（ＩＣＡＣｔＩＡＢＬＥ　　＆　　ＣＰＵＲＤＹ　　
＆ＢＲＳＴＬＡＳＴ　＆　　！ＫＥＮ　　＆　　！ＲＥ
ＳＥＴ）！ＣＰＵＲＤＹ ！ＢＲＳＴＲＤＹ ！ＢＵＳＣＹＣＤＬＹ ！ＫＥＮ ！ＫＥＮＡ ＝　　　ｊＢＵＣＹＣＤＬＹ　＆　　！ＢＵＳＲＤＹ　
＆ＣＡＣＩｌＡＢＬＥ　　＆　　！ＢＵＳＣＹＣＩＢＵ
ｓｃＹｃＤＬＹ　＆　　！ＢＵＳＲＤＹ　＆！ＣＡＣＨ
ＡＢＬＥ ！ＢＵＳＣＹＣ ＝ＫＥＮＡ＆ ＝　　　（Ｈ／ＩＯ　　＆ ！Ａ２４　　＆ ！Ａ２０　　＆ （Ｍ／ＩＯ　　＆ ！Ａ２４　　＆ ！Ａ２０　　＆ （Ｍ／ＩＯ　＆ （Ｍ／ＩＯ　　＆ ＆　　！Ａ２５ ！Ａ２１　　＆ Ｏｒ （！Ｈ／ＩＯ）　　ｏｒ （１４／ＩＯ　　＆　　！Ａ３１　　＆　　！八２６　
　＆　　！Ａ２５　　＆！Ａ２４　＆　Ａ２３　＆　Ｃ
ＥＮＯ）！Ｅ｝ＩｃＡｃＨＥ　＆　　！Ｂ［ＩＳＣＹＣ
！Ａ３１　　＆　　！Ａ２６　　＆　　！Ａ２Ｓ　　＆
！Ａ２３　　＆　　！八２２　　＆　　！Ａ２１　　＆
Ａ１９　＆　　！Ａ１８　＆　Ａ１７）ｏｒ！Ａ３１　
　＆　　！Ａ２６　　＆　　！Ａ２５　　＆！Ａ２３　
＆　　！Ａ２２　＆　　！Ａ２１　　＆Ａ１９　＆　Ａ
１８　＆　　！Ａ１７）ｏｒＡ３１）ｏｒ ！ＲＯＭＥＮ　　＆　　！Ａ３１　　＆　　！Ａ２６＆
　　！Ａ２４　　＆　　！八２３　＆　！＾２２　＆！
Ａ２０　　＆　　Ａ１９　　＆　　八１８　＆　八１７
）記号の定義 下記に列挙する記号は、本明細書および特許請求の範囲
を通して以下の定義をもつ。
旦１　　亙豊 ！　　　論理ＮＯＴ，すなわち論理反転＆　　　論理Ａ
ＮＤ ｏｒ　　　論理ＯＲ ：＝「同期等号」。この記号は、ｃＰＵクロックのエッ
ジ（立上り、立下り）で方程式の左辺の項がクロックさ
れることを暗示する。言い換えれば、所与のＣＰＵクロ
ツク周期中、方程式の左辺の項の論理状態は、右辺の式
の項がそのクロック周期の始めにクロック端で（正確に
いうと、その直前で）評価されるとき、方程式の右辺の
式に等しい。
＝　　　「非同期等号」。この記号は、通常の意味、す
なわち方程式の左辺の項が方程式の右辺の式と等しいこ
とを暗示する。クロッキングは暗示されない。
一表』一二』エ 注：　各項目の始めの括弧内の定義はインテル・プロセ
ッサ・ビンの定義であり、対応する信号がそのプロセッ
サ・ピンに接続されることを示す（たとえば、信号ＡＤ
ＳＴＳはプロセッサ・ビンＡＤＳに供給される）。
ＡＤＳＴＳ　　（ＡＤＳ）ｒアドレス状況」。低レベル
が活動状態（アクティブ・ロー）。
このＣＰＵ出力は、アドレスおよびバ ス・サイクル定義（たとえばＷ／Ｒ， Ｍ／ＩＯ等）信号が有効であることを 示す。
ＡＸＸ　　　（ＡＸＸ）ｒアドレスＸＸＪ。ＣＰＵアド
レス線番号″ｘｘ” ＢＣＫＯＦＦ　　（ＢＯＦＦ）低レベルが活動状態。
このＰＡＬ出力／ＣＰＵ入力は、ＣＰ Ｕにバスの制御を直ちに解放させる、 すなわちバスを「フロート」させる。
ＢＲＳＴＬＡＳＴ　　（ＢＬＡＳＴ）ｒ最終パースト」
。低レベルが活動状態。このＣＰ Ｕ出力は、次にＢＲＳＴＲＤＹ入力が 活動状態にされたときに、バースト・ バス・サイクル（複数サイクル・デー タ転送）が完了することを示す。
ＢＲＳＴＲＤＹ　　（ＢＲＤＹ）ｒバースト準備完了」
。低レベルが活動状態。このＰＡ Ｌ出力／ＣＰＵ入力は、外部システム が、読取り要求に応答して有効データ をバス上に置いたこと、またはＣＰＵ からの書込み要求に応答してバスから のデータを受け入れたことを示す。こ の信号は、ＣＲＵＲＤＹが非バースト・サイクル中に実
行ナるのと同じ機能を バースト・サイクル中に実行する。
ＢＵＳＣＹＣ　　ｒバス・サイクル」。低レベルが活動
状態。この信号は、ＰＡＬによっ てその内部使用のために発生される。
ＢＵＳＣＹＣは、ＣＰＵが現在外部バ ス・サイクルを実行中であることを示 す。
ＢＵＳＣＹＣＤＬＹ　　ＩＣＰＵクロック周期だけ遅延
されたＢＵＳＣＹＣ信号。
ＢＵＳＲＤＹ　　この外部システムからのＰＡＬ入力は
、読取り要求に応答して有効デー タがバス上に置かれたこと、または書 込み要求に応答してデータが受け入れ られたことを示す。ＢＵＳＲＤＹは、 バースト・データ転送と非バースト・ データ転送を区別しない。ＢＵＳＲＤ Ｙは通常ＣＰＵバス上の制御線の１本 である。
ＣＡＣＨＡＢＬＥ　　低レベルが活動状態。ＣＡＣＨＡ
ＢＬＥはＰＡＬによってその内部 使用のために発生され、キャッシュ可 能メモリ読取リサイクルが現在ＣＰＵ によって実行中であることを示す。
ＣＥＮＯ　　このプレーナ入力装置からのＰＡＬ入力は
、活動状態（低レベル）のとき、 ８〜１６メガバイトの範囲内のアドレ ス位置のキャッシングを可能にする。
ＣＰＵＬＯＣＫ　　（ＬＯＣＫ）。低レベルが活動状態
。このＣＰＵ出力は、ＣＰＵが読 取り／修正／書込みサイクルを実行中 であり、ＣＰＵＬＯＣＫが活動状態の ときバスをＣＰＵから解放すべきでは ないことを示す。
ＣＰＵＲＤＹ　　（ＲＤＹ）ｒＣＰＵ準備完了」。
低レベルが活動状態。このＰＡＬ出力 ／ＣＰＵ入力は、外部システムが、読 取り要求に応答して有効データをバス 上に置いたこと、またはＣＰＵからの 書込み要求に応答してバスからのデー タを受け入れたことを示す。この信号 は、ＢＲＳＴＲＤＹがバースト・サイ クル中に実行するのと同じ機能を非バースト・サイクル
中に実行する。
ＥＮＣＡＣＨＥ　　このブレーナ入出力装置からのＰＡ
Ｌ入力は、高レベルのときキャッ シングを無条件にディスエーブルする。
ＨＬＤＡＣＫ　　ｒホールド肯定応答」。高レベルが活
動状態。このＰＡＬ出力は、ＣＰ Ｕがバスから解放された先の外部シス テムを示す。
ＨＬＤＲＥＱ　　ｒホールド要求」。活動状態で高レベ
ル。このＰＡＬ入力信号は、ＣＰ Ｕがバスの制御を解放することを外部 システム（たとえハ、別のハス・マス ク）が必要とするとき、外部システム によって活動状態にセットされる。
ＩＤＬＥ　　低レベルが活動状態。この信号はＰＡＬに
よって内部で使用され、ＣＰＵが 連続する２遊休サンプルの間遊休状態 となったとき、活動状態となる。
ＩＤＬＥＳＡＭＰ　　ｒ遊休サンプル」。低レベルが活
動状態。ＰＡＬは、ＴＩＣの立上 りおよび立下りでＣＰＵの状態をサン プリングし、ＣＰＵが遊休状態でバス に対してロックされている場合、ＩＤ ＬＥＳＡＭＰは活動状態となる。
ＫＥＮ　　　（ＫＥＮ）ｒキャッシュ・エネーブル」。
低レベルが活動状態。このＰＡ Ｌ出力／ＣＰＵ入力が活動状態で、現 ＣＰＵサイクルがキャッシュできる場 合、現サイクルはキャッシュ・ライン 充填サイクルに変換される。
ＫＥＮＡ　　ｒ交互キャッシュ・エネーブル」。ＫＥＮ
信号の部分集合。
ＬＯＣＫＢＵＳ　　低レベルが活動状態。この信号はＰ
ＡＬおよびロツクバス・カウンタ ／タイマによって発生される。ＣＰＵ が遊休状態でないとき、Ｌ　Ｏ　Ｃ　Ｋ　Ｂ　ＵＳは、
ＣＰＵがバスに対してロックさ れる最小時間を確定する。
ＬＯＣＫＥＮ　　ｒロックバス・エネーブルＪ０このＰ
ＡＬ入力信号は、プログラム制御 下で駆動される外部ブレーナ入出力装 置から出る。活動状態（高レベル）の とき、この信号はロックバス機能をエ ネーブルする。
Ｍ／ＩＯ　　（Ｍ／ＩＯ）ｒメモリ／入出力」。このバ
ス・サイクル定義信号は、高レベ ルのときは記憶サイクルを示し、低レ ベルのときは入出力サイクルを示すＣ ＰＵ出力である。
ＰＣＤ　　　　（ＰＣＤ）ｒページ・キャッシュ・ディ
スエーブル」。高レベルが活動状態。
このＣＰＵ出力は、現アドレスが内部 でキャッシュ可能でないことを示す。
ＲＥＳＥＴ　　高レベルが活動状態。このＣＰＵ入力は
、ＣＰＵに所定のアドレスおよび 既知の状態で強制的にプログラムの実 行を開始させる。
ＲＯＭＥＮ　　このプレーナ入出力装置からのＰＡＬ入
力は、活動状態（高レベル）のと き、＄ＥＯＯＯＯ〜＄ＦＦＦＦＦの範 囲内でＲＯＭアドレスのキャッシング をエネーブルする。
ＴＩＣ　　　．：れは、ＬＯＣＫＢＵＳが活動状態（低
レベル）のときエネー゜ブルされる、ロックバス・カウ
ンタ／タイマ出力信 号である。この周波数は、ＣＰＵクロック周波数を１６
で割った商に等しい。
ＴＩＣＤＬＹ　　ｒ遅延ＴＩＣＪ。Ｉ　Ｃ　Ｐ　Ｕ　ク
ｔｆｆ　ック周期だけ遅延されたＴＩＣ信号。
ＴＯＣ　　　このロックバス・カウンタ／タイマの出力
はロックバス・カウンタがエネー ブルされてから所定数（たとえば３２ または６４）のクロノク・サイクル後 に、高レベルになる。この信号は、ロソクバス機能をタ
イムアウトさせるのに 使用される。
Ｗ／．Ｒ　　　（Ｗ／Ｒ）ｒ書込み／読取り」。このハ
ス・サイクル定義信号は、高レベル のときは書込みサイクルを示し、低レ ベルのときは読取リサイクルを示す、 ＣＰＵ出力である。
【図面の簡単な説明】
第１図は、本発明のマイクロプロセッサホールド／ロッ
ク回路を組み込んだコンピュータ・ンステムの構成図で
ある。 第２図は、本発明のマイクロプロセッサホールド／ロッ
ク回路の概略図である。 １００・・・・コンピュータ・システム、１０２・・・
・処理装置（マイクロプロセッサ）、１０４・・・・局
所ＣＰＵバス、１０Ｂ、１１０・・・・バッファ、１０
８・・・・システム・バス、１１２・・・・バス制御／
タイミング回路、１１４・・・・ラッチ／バッファ／デ
コーダ、１１６・・・・入出力バス、１１８、１２０・
・・・平面状入出力装置、１２２・・・・マイクロチャ
ネル・バス、１２４・・・・中央仲裁制御点（ＣＡＣＰ
）、１２６・・・・マイクロチャネル・ソケット、１２
８・・・・ハード・ディスク／フロッピ・ディスク・ソ
ケット、１３０・・・・直接記憶アクセス（ＤＭＡ）制
御装置、１３２・・・・記憶制御回路、１３４・・・・
記憶装置、ｌ３６・・・・プログラム記憶式アレイ論理
回路（ＰＡＬ）、１３８・・・・ロックバス・カウンタ
／タイマ。

Claims (1)

  1. 【特許請求の範囲】 　ホールド出力ポートと ホールド要求入力ポートと 上記ホールド要求ポートの論理状態の活動状態から非活
    動状態への変化に応答して、上記出力ポートを所定の時
    間、非活動状態に保持するための、バス・ロック手段と を組み合わせて含む、マイクロプロセッサ用論理回路
JP2158857A 1989-06-19 1990-06-19 マイクロプロセツサ用論理回路 Expired - Lifetime JPH0664562B2 (ja)

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US367828 1989-06-19
US07/367,828 US5170481A (en) 1989-06-19 1989-06-19 Microprocessor hold and lock circuitry

Publications (2)

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JPH0330045A true JPH0330045A (ja) 1991-02-08
JPH0664562B2 JPH0664562B2 (ja) 1994-08-22

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ID=23448790

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EP (1) EP0404413B1 (ja)
JP (1) JPH0664562B2 (ja)
BR (1) BR9002876A (ja)
CS (1) CS304290A2 (ja)
DE (2) DE4018481A1 (ja)
HU (1) HUT57923A (ja)
PE (1) PE8691A1 (ja)
PL (1) PL164259B1 (ja)
RU (1) RU2067314C1 (ja)

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DE4018481C2 (ja) 1991-08-08
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PL285685A1 (en) 1991-03-11
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EP0404413B1 (en) 1997-05-14
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