Vynález se týká mikroprocesorových pozastavovacích a bloko-vacích obvodů, náležejících mezi počítačové obvody, a zejménase týká logického obvodu pro nastavení mikroprocesoru do stavu,kdy je jeho činnost přerušena v závislosti na signálu, žádají-cím pozastavení činnosti, a pro blokování mikroprocesoru namístní sběrnici základní procesorové jednotky po určenou mini-mální časovou periodu.

Mikroprocesory řady Intel, jako 80 286, 80 386 a 80 486,obsluhují společné rozhraní, umožňující dalším zařízením přístupna místní sběrnici základní procesorové jednotky. Takovými za-řízeními jsou obvykle další procesory, jako např. řadiče přímé-ho přístupu do paměti, které vyžadují přístup na místní sběrni-ci základní procesorové jednotky.

Mikroprocesor Intel má vstupní svorku HOLD, která přijímá"žádost o pozastavení činnosti" od zařízení, které požaduje pří-stup na sběrnici základní procesorové jednotky. Procesor reagu-je na tuto žádost uvolněním nebo "plaváním" místní sběrnice zá-kladní procesorové jednotky, aby umožnil žádajícímu zařízení do-časně ovládat sběrnici. Uvolnění sběrnice mikroprocesor potvrzu-je nastavením své svorky HOLDA, Hold Acknowledge, potvrzenípozastavení činnosti, aby uvědomil žádající zařízení, že sběrni-ce byla uvolněna. Když je žádost o pozastavení činnosti na svor-ce HOLD nastavena, mikroprocesor nereaguje okamžitě, ale čeká naukončení aktuálního cyklu na místní sběrnici nebo na ukončení"atomárního přenosu". Atomární přenos je přenos určeného počtukódových bytů. Svorka HOLDA zůstane v aktivním stavu, dokud žá- 2 dající zařízení neodvolá žádost o pozastavení činnosti ze svorkyHOLD. Když přestane být HOLD aktivní, mikroprocesor uvede HOLDA*do pasivního stavu a převezme řízení na místní sběrnici základ-ní procesorové jednotky.

Takto musí zařízení, požadující řízení místní sběrnice, če-kat, dokud nedokončí mikroprocesor svůj aktuální cyklus na sběr-nici nebo atomární přenos. Tato časová prodleva mezi žádostío pozastavení činnosti a okamžikem jejího potvrzeni mikroproce-sorem je známá jako "hold latency" - "čekací doba pro pozasta-vení činnosti".

Obvykle nejdelší čekací doba nastává, když je žádost o po-zastavení činnosti podána na začátku atomárního přenosu. V dří-vější generaci procesorů Intel byly atomární přenosy pouze 2 ne-bo 4 byty a čekací doba nebyla problémem.

Procesor 80 486 však považuje všechna snímání pamětovýchkódů, předběžná vyvolání kódů, za 16ti bytové atomární přenosy.Jestliže procesor vykonává kódy od 8 bitového zařízení na rozší-řené sběrnici základní procesorové jednotky, může vzniknout če-kací doba 8 mikrosekund, tj. 16 bytů x 0,5 mikrosekund/byt = 8 mikrosekund. To vyvolává problém v systémech osobních počíta-čů, kde čekací doba 8 mikrosekund způsobovala chyby jako přeběhpružného disku, způsobený délkou doby, kterou musí žádající za-řízení čekat na přístup k místní sběrnici základní procesorovéjednotky .

Uvedené nevýhody odstraňují pozastavovací a blokovací obvo-dy podle vynálezu, jehož podstata spočívá v tom, že obsahují 5 logický obvod, který sdružuje výstupní bránu pozastavení činnos-vstupní bránu žádosti o pozastavení činnosti a sběrnici bloku-jící prostředky pro udržování výstupní brány v pasivním stavupo předem určenou časovou periodu v odezvu na změnu logickéhostavu brány žádosti o pozastavení činnosti z aktivního stavudo pasivního stavu. Výhodné jsou sběrnici blokující prostředky pro udržovánívýstupní brány v pasivním stavu po předem určenou časovou perio-du pouze tehdy, není-li mikroprocesor nečinný. Dále obvody výhodně obsahují výstupní bránu zpětného vypnu-ti pro uvedení mikroprocesoru do stavu s pozastavenou činností.

Vynález je externí logický obvod, externí k mikroproceso-ru, vhodný pro použití s mikroprocesorem Intel 80 486 nebo tako-vým, který zkracuje čekací dobu pro pozastavení činnosti, jenžje vlastní vnitřním obvodům HOLD/HOLDA procesoru 80 486. Vynálezvyužívá programovatelné logické pole s cílem určit aktuálnístav mikroprocesoru sledováním vstupních a výstupních svorek mi-kroprocesoru, přičemž logika programovatelného logického polegeneruje signál BCKOFF jako odezvu na žádost o pozastavení čin-nosti, který uvádí mikroprocesor do okamžitého stavu s pozasta-venou činností. Logika programovatelného logického pole rovněžgeneruje signál, potvrzující pozastavení činnosti.

Vynález rovněž poskytuje doplněk pro "blokování sběrnice",který "blokuje" mikroprocesor, pokud není nečinný, na místnísběrnici základní procesorové jednotky na předem určenou mini-mální časovou periodu. Tento doplněk pro blokování sběrnice za- - 4 - jištuje, že základní procesorová jednotka má adekvátní přístupna místní sběrnici základní procesorové jednotky.

Na přiložených výkresech je na obr.l znázorněno blokovéschéma počítačového systému, který v sobě zahrnuje mikroproceso-rové pozastavovací a blokovací obvody podle přiloženého vynále-zu .

Na obr.2 jsou schematicky znázorněny mikroprocesorové poza-stavovací a blokovací obvody podle přiloženého vynálezu.

Tabulka 1-A je seznam logických rovnic, které definujífunkce vykonávané logikou programovatelného logického pole podlepředloženého vynálezu.

Tabulka 1-B je seznam významů signálů. Názvy signálů v zá-vorkách odpovídají názvům signálů definovaných pro specifikacis 80 486.

Na obr.l je blokové zapojení počítačového systému, kteréobsahuje předložený vynález. Podle tohoto obrázku obsahuje počí-tačový systém 100 procesor 102, přednostně mikroprocesor Intel80 486. Místní sběrnice 104 základní procesorové jednotky, dálejen CPU, obsahuje adresovou sběrnici, datovou sběrnici a řídícísběrnici, které jsou zapojeny mezi procesor 102 a vyrovnávacípamět 106. Systém 100 rovněž obsahuje systémovou sběrnici 108,zapojenou mezi vyrovnávací pamět 10 6 a vyrovnávací pamět 110.Systémová sběrnice 108 je rovněž tvořena addresovou sběrnicí, datovou sběrnicí a řídící sběrnicí.

Systém 100 obsahuje známý sběrnici řídící a časovači obvod112, který je spojen s adresovou, datovou a řídící sběrnicí sys- 5 témové sběrnice 108. Systémová sběrnice 108 je spojena přes zná-mý/záchytný oddělovací dekodér 114 s vstupní/výstupní sběrnicí116, která rovněž obsahuje adresovou sběrnici, datovou sběrnicia řídící sběrnici. Vstupní/výstupní sběrnice 116 je připojenak více plošným vstupním/výstupním zařízením. Na obr.l je znázor-něno pouze první vstupní/výstupní zařízeni 118 a n-té vstup-ní/výstupní zařízení 120. Těmito vstupními/výstupními zařízení-mi mohou být přizpůsobovací členy RS 232, přizpůsobovací členypro tisk, přizpůsobovací členy pro pružné disky, řadiče přeruše-ní, paměti ROM nebo další známá vstupní/výstupní zařízení.

Je známá mikroprogramová sběrnice 122, TM, s adresovou,datovou a řídící sběrnicí, která je spojena se systémovou sběr-nicí 108 přes vyrovnávací pamět 110. Architektura mikroprogramo-vé sběrnice je podrobněji popsána v manuálu IBM PS/2 Model 80Technical Refference Manual. Podle architektury mikroprogramovésběrnice je známý ústřední rozhodovací řídící uzel 124 CACPpřipojen k mikroprogramové sběrnici 122 a k sběrnici řídícímua časovému obvodu 112 s cílem řídit rozhodovací mechanismusmikroprogramové sběrnice pro více zařízení. Spojení ústředníhorozhodovacího řídícího uzlu 124 a sběrnice řídícího a časovací- ho obvodu 112 ve skutečnosti tvoří část mikroprogramové sběrni-ce 122. K mikroprogramové sběrnici 122 je připojena řada mikropro- grámových zdířek 126 na přizpůsobovací desky jako parně tové des- ky, obrazové desky, komunikační desky atd. Pro snadné připojení neznázorněného pevného nebo pružného disku je k mikroprogramové 6 sběrnici připojena jedna nebo více zdířek 128 pro pevný/pružnýdisk. Známý řídící blok 130 přímého přístupu do paměti je spo- 'jen s adresovou, datovou a řídící sběrnicí systémové sběrnice * 108 s cílem umožnit periferním zařízením jako budicím obvodůmpevných disků, budicím obvodům pružných disků a každému mikro-programovému přídavnému zařízení s přímým přístupem do paměti,přímý přístup do paměti 134, aby se procesor 102 nemusel účast-nit přenosu dat mezi perifériemi a pamětí. Známý řídící obvod132 paměti s připojenou pamětí 134 jsou rovněž připojeny k sys-témové sběrnici 108, jak ukazuje obr.l.

Známé programovatelné logické pole 136, dále jen PAL, jepřipojeno k mikroprocesoru 102, místní sběrnici 104 CPU, plošné-mu vstupnímu/výstupnímu zařízení, např. 118, k sběrnici řídící-mu a časovacímu obvodu 112 a k ústřednímu rozhodovacímu řídící-mu uzlu 124. Funkce naprogramované v logice PAL 136 jsou ukázá-ny podrobně v tab. 1-A, zatímco v tab. 1-B jsou popsány významysignálů . Výstup signálu "žádost o pozastavení činnosti" z ústřední-ho rozhodovacího řídicího uzlu 124, který byl dříve v původnímpočítacím systému připojen k vstupu HOLD mikroprocesoru, jenyní připojen k PAL 136 a na obrázcích je označen jako "HLDREQ".Vstup HOLD mikroprocesoru 102 není v předloženém vynálezu zapo-jen, přesněji řečeno je uveden do pasivního stavu. Místo něhoPAL 136 generuje zpětný vypínací signál BCKOFF, který je přive-den na vstup BOFF mikroprocesorem 102. Když je svorka BOFF mi-kroprocesoru 102 aktivní procesor 80 486, okamžitě přestává ří- 7 dit místní sběrnici CPU bez ohledu na stav aktuálního cyklu pro-cesorové sběrnice. .Je třeba poznamenat, že funkce vstupu BOFFprocesoru je odlišná od funkce vstupu HOLD. Když je aktivovánvstup HOLD, jak je tomu v původním provedení systému, a součas-ně procesor provádí cyklus atomárního přenosu, procesor čekás uvolněním řízení sběrnice do té doby, než je atomární přenos ukončen.

Podobně výstup "potvrzení pozastavení činnosti" mikroproce-soru 102, tedy HOLDA, který byl dříve v původním počítačovémsystému připojen k ústřednímu rozhodovacímu řídícímu uzlu 124,není v předloženém vynálezu zapojen. Místo něho PAL 136 generu-je signál HLDACK, který je zpětně přiveden do ústředního rozho-dovacího řídícího uzlu 124 a do sběrnice řídícího a časovacího obvodu 112. Čítač/časovač 138 blokování sběrnice je připojen k PAL136. Signál blokování sběrnice nastavuje předem určenou časovouperiodu, po kterou bude procesor, který není nečinný, blokován od místní sběrnice CPU.

Další podrobnosti propojení PAL 136 a čítače/časovače 138blokování sběrnice s počítačovým systémem 100 jsou schematickyzobrazeny na obr.2. Podle tohoto obrázku je čítačem/časovačem138 blokování sběrnice výhodně použit integrovaný čítač 74F393,ačkoli mohou být vhodné i další známé čítače. Hodinový vstup,pouze u první sekce, čítače/časovače 138 je spojen s hodinovýmsystémem CPU. Když je signál LOCKBUS pasivní, tj. s vysokouúrovní, dále jen H, čítače jsou nulované a tedy jsou účinně ne- 8 schopny práce. Když je signál LOCKBUS aktivován, tj. na nízkouúroveň, dále jen L, čítače jsou schopné práce a jimi generovaný'signál TOC přijde s úrovní H, zpožděný o 64 hodinových taktůCPU. Signál TOC může být připojen rovněž k ostatním výstupůmčítače/časovače 138, např. jestliže je připojen k výstupu QBdruhé sekce čítače/časovače, signál TOC obdrží úroveň H 32 hodi-nových taktů CPU po aktivaci signálu LOCKBUS.

Podle tab. 1-A vyšetření rovnice pro signál LOCKBUS ukazu-je, že za předpokladu, že signál LOCKEN je H, první skupinatři členů generuje aktivní signál LOCKBUS L bezprostředně potom, co signál HLDREQ přejde do pasivního stavu L. Bezprostřed-ně po provedení signálu HLDREQ do pasivního stavu L bude signálBCKOFF ještě aktivní L. Druhá skupina tří členů udržuje signálLOCKBUS aktivní L, dokud neuplynula předem určená časová perio-da, tj. signál TOC přechází na H, nebo byla CPU po dva následnéhodinové vzorky nečinná, tj. signál IDLE přechází na L. Člen LOCKBUS je pak použit v rovnici pro BCKOFF, kterýbrání pozastavení činnosti procesoru tak dlouho, jak dlouho zů-stane signál LOCKBUS aktivní. Rychlé vyšetření rovnice pro sig-nál BCKOFF ukazuje, že člen LOCKBUS se objevuje v každé z prv-ních tří skupin členů. Ovšem signál BCKOFF může být aktivovánna L, jestliže jsou splněny podmínky v kterékoliv z prvníchtří skupin výrazů, čtvrtá skupina pouze uvádí BCKOFF zpátky dopasivního stavu, když HLDREQ přechází do aktivního stavu. Tedy,signál BCKOFF nemůže být aktivován na L tak dlouho, dokud jesignál LOCKBUS aktivní L. Takto procesor 102 řídí sběrnici tak 9 dlouho, jak dlouho je signál LOCKBUS aktivní L, nebo jinýmislovy, procesor je na sběrnici "blokován".

Podle rovnice BCKOFF první skupina sedmi členů budí signálBCKOFF do aktivního stavu L na konci každého rychlého přenosuneschopného cyklu sběrnice. Tato skupina členů je zodpovědnáza přenášení výše zmíněných pomalých 16-ti bytových atomárníchpřenosů, protože tyto pomalé přenosy jsou z rychlého přenosuneschopné paměti. Tato skupina členů bude tedy aktivovat signálBCKOFF na konci normálních cyklů cyklů vstupní/výstupní sběrni-ce. Od té doby tato první skupina členů čeká na ukončení aktuál-ního cyklu sběrnice - první člen skupiny vyžaduje aktivaci sig-nálu CPURDY na úroveň L jako podmínku pro aktivovaný BCKOFF -to se uchovají jednotlivé sběrnicové přenosy jako atomární jed-notky.

Druhá skupina sedmi členů v rovnici pro BCKOFF aktivujeBCKOFF na L na konci rychlého přenosu schopných cyklů sběrnice.V předloženém uspořádání musí být rychlého přenosu schopná pa-mět definována s 32-bitovou šířku dat. Tím je zajištěno, žepřenosy budou potřebovat k ukončení pouze čtyři cykly externísběrnice neboli 2 mikrosekundy, t j. 4 přenosy x 0,5 mikrose-kund/přenos = 2 mikrosekundy. Třetí skupina členů v rovnici pro BCKOFF bude signál BCKOFFaktivovat tehdy, jestliže je místní sběrnice CPU v té době pa-sivní. A čtvrtá skupina členů udržuje signál BCKOFF aktivníaž do chvíle, kdy je signál HLDREQ uveden zpátky do pasivního stavu. 10 V rovnici pro signál HLDACK, potvrzení pozastavení činnos-ti, první skupina tří členů aktivuje signál HLDACK na úroveň H. jeden hodinový takt poté, co je aktivován BCKOFF na L. A druhá * skupina dvou členů udržuje signál HLDACK aktivní až do chvíle,kdy je signál HLDREQ uveden zpět do pasivního stavu.

Tabulka 1-A

Rovnice programovatelného logického pole PAL

! BCKOFF

HLDACK

! LOCKBUS

! IDLESAMP (BCKOFF and HLDREQ and !BUSCYC and CACHABLEand ÍCPURDY and CPULOCK and LOCKBUS) oř(BCKOFF and HLDREQ and iCACHABLE and ÍBRSTLASTand ÍBRSTRDY and CPULOCK and LOCKBUS) or(BCKOFF and HLDREQ and BUSCYC and ADSTS andCPULOCK and LOCKBUS) oř (!BCKOFF and HLDREQ) (ÍBCKOFF and HLDREQ and ÍHLDACK) oř (HLDACK and HLDREQ) (iHLDREQ and ÍBCKOFF and LOCKEN) oř (ÍLOCKBUS and !TOC and IDLE)

(IDLESAMP and ADSTS and BUSCYC and ÍLOCKBUS and TIC and ÍTICDLY) oř

(IDLESAMP and ADSTS and BUSCYC and ÍLOCKBUS and ÍTIC and TICDLY) oř 11

! IDLE

! TICDLY

! BUSCYC

I CACHABLE

! CPURDY

! BRSTRDY

! BUSCYCDLY

! KEN ! ΚΕΝΑ (IIDLESAMP and ADSTS and BUSCYC and ILOCKBUS) (IIDLESAMP and ADSTS and BUSCYC and ILOCKBUS and TIC and ITICDLY) oř (IIDLESAMP and ADSTS and BUSCYC and ILOCKBUS and ITIC and TICDLY)

I TIC (IADSTS and IRESET and BCKOFF) oř (IBUSCYC and CPURDY and BRSTRDY and IRESET) or (IBUSCYC and CPURDY and BRSTLAST andIRESET) (IBUSCYC and IW/R and M/IO and I PCD and IKEN and IRESET and CPULOCK and CACHABLE) or(ICACHABLE and CPURDY and BRSTRDY andIKEN and IRESET) or (ICACHABLE and CPURDY and BRSTLAST andIKEN and IRESET) IBUSCYCDLY and IBURSDY and CACHABLE and

IBUSCYC

IBUSCYCDLY and IBUSRDY and ICACHABLE

IBUSCYC

ΚΕΝΑ and IENCACHE AND IBUSCYC (M/IO and IA31 and IA26 and IA25 and IA24 12 and ! A23 and !A22 and !A21 and !A20 and A19 and !Α1Θ and A17) oř (M/IO and !A31 and !A26 and !A25 and !A24 and !A23 and !A22 and !A21 and !A20 and A19 and A18 and ! A17) oř(M/IO and A31) or (M/IO and !ROMEN and !A31 and !A26 and !A25 and ! A24 and ! A23 and !A22 and ! A21 and ! A20 and A19 and A18 and A17) or(!M/I0) or (M/IO and !A31 and !A26 and !A25 and ! A24and A23 and CENO) Významy symbolů Níže uvedené symboly mají následující význam, platnýv celém popise i definici.

Symbol Význam ! Logický zápor, NOT, tj. logická inverze

and Logický součin, AND

or Logický součet, OR := "Synchronní rovnítko". Tento symbol znamená, že člen na levé straně rovnice se mění při hodinové hraně CPU. Jinými slovy, během jaké- 13 hokoliv hodinového taktu CPU je logický stavčlenu na levé straně rovnice roven výrazu napravé straně rovnice, jsou-li členy ve výrazuna pravé straně hodnoceny při - přesněji bez-prostředně před - hodinové hraně na začátku hodinového taktu "Asynchronní rovnítko". Tento symbol má svůjobvyklý význam, tj. že člen na levé straněrovnice je roven výrazu na pravé straně rovni-ce bez ohledu na taktování

Tabulka 1-B Významy signálů Ροζη.:

ADSTS ΑΧΧ

BCKOFF Výrazy v závorkách na začátku odstavce se vztahují kesvorkám procesoru Intel a naznačují, že je k dané svor- ce procesoru připojen příslušný signál. Napr. signálADSTS je připojen ke svorce ADS procesoru. (ADS) "Adress Status". Aktivní L. Tento výstupCPU indikuje, že adresa a signály cyklu sběrni-ce jsou platné, např. W/R, M/IO atd.

(AXX) "Adress XX). Číslo adresovacího řádku CPU

(ESOFF) Aktivní L. Tento výstup PAL/vstup CPU 14

BRSTLAST

BRSTRDY

BUSCYC

BUSCYCDLY

BUSRDY způsobuje, že CPU okamžitě opouští řízení sběr-nice, tj. sběrnice "plave"

(BLAST) "Burst Last".Aktivní L. Tento výstup CPU 4indikuje, že cyklus sběrnice s řetězcem dat,přenos dat několikanásobným cyklem, je ukonče-ný, příští okamžik je ovlivňován vstup BRSTRDY (BRDY) "Burst Ready". Aktivní L. Tento výstupPAL/vstup CPU indikuje, že externí systém umís-tit na sběrnici platná data v odezvu na žádosto čtení nebo ze sběrnice data přijal v odezvuna žádost z CPU o zápis. Tento signál vykonáváběhem cyklu s řetězcem dat jako signál CPURDYběhem cyklu bez řetězce dat. "Bus Cycle". Aktivní L. Tento signál je genero-ván logikou PAL pro její vlastní vnitřní potře-bu. BUSCYC indikuje, že CPU právě vykonává cyk-lus externí sběrnice

Signál BUSCYC, zpožděný o jeden hodinový takt

CPU

Tento vstup PAL od externího systému indikuje,že byla na sběrnici umístěna v odezvu na žádosto čtení platná data nebo že v odezvu na žádosto zápis byla data přijata. BUSRDY nerozlišuje mezi přenosem dat s řetězcem a bez řetězce dat. 15

CACHABLE

CENO

CPULOCK

CPURDY

ENCACHE BUSRDY je obyčejně jedna z řídících linek na sběrnici CPU.

Aktivní L. Signál CACHABLE je generován logikouPAL pro její vlastní vnitřní potřebu a indiku-je, že CPU právě vykonává cyklus čtení z rychlé-ho přenosu schopné paměti.

Tento vstup PAL z plošného vstupního/výstupníhozařízení, je-li aktivní L, umožňuje rychlé vy-hledání adresy paměHových míst v rozsahu 8 až16 MB

(LOCK). Aktivní L. Tento výstup CPU, je-liaktivní, indikuje, že CPU právě provádí cyklusčtení/zápisu a že sběrnice by nemohla být CPU uvolněna (RDY) "CPU Ready". Aktivní L. Tento výstup PAL/vstup CPU indikuje, že externí systém v odezvuna žádost o čtení umístil na sběrnici platnádata nebo že externí systém v odezvu na žádostz CPU o zápis ze sběrnice data přijal. Tentosignál vykonává během cyklu bez řetězce dattutéž funkci jako signál BRSTRDY během cyklu s řetězcem dat

Tento vstup PAL z plošného vstupního/výstupníhozařízení, je-li H, nepodmíněně znemožňuje rych-lou výměnu dat mezi procesorem a pamětí 16

HLDACK

HLDREQ

IDLE

IDLESAMP

KEN ΚΕΝΑ

LOCKBUS "Hold Acknowledge". Aktivní H. Tento výstup PAL oznamuje externím systémům, že CPU uvolnila * sběrnici "Hold Request". Aktivní H. Tento vstup PAL akti-vuje externí systém, např. další ovladač sběrni-ce, požaduje-li, aby CPU uvolnila řízení sběrni-ce

Aktivní L. Tento signál je využíván internělogikou PAL, přičemž je aktivní, byla-li CPU ne-činná po dva následující nečinné vzorky "Idle Sample". Aktivní L. PAL vzorkuje stav CPUpři náběžné a závěrné hraně signálu TIC a jest-liže je CPU nečinná a blokovaná na sběrnici, je IDLESAMP aktivní (KEN) "Cache Enable". Aktivní L. Jestliže jetento výstup PAL/vstup CPU aktivní a aktuálnícyklus CPU může být rychle přenášen, aktuálnícyklus bude převeden na cyklus rychlého řádkové-ho plněni

"Cache Enable Alternate". Podmnožina signálu KEN

Aktivní L. Tento signál je vyráběn logikou PALa čítačem/časovačem blokování sběrnice. Není-li CPU nečinná, LOCKBUS nastavuje minimálnímnožství času, po které je CPU blokována na sběrnici 17

LOCKEN

M/IO

PCD

RESET

ROMEN

TIC

TICDLY "Lock Bus Enable". Tento vstupní signál logikyPAL tvoří externí plošné vstupní/výstupní zaří-zení, které lze budit programovým řízením. Kdyžje tento signál aktivní H, umožňuje operaci biokování sběrnice (M/IO) "Memory/Input-Output". Tento signál,který určuje stav cyklu sběrnice, je výstupemCPU,který indikuje, je-li H, pamětový cyklusa, je-li L, cyklus vstup/výstup (PCD) "Page Cache Disable". Aktivní H. Tento výstup CPU indikuje, že aktuální adresa není vni-třně schopna rychlého přenosu

Aktivní H. Tento vstup CPU nastavuje CPU na za-čátek běhu programu na předem danou adresu aznámý stav

Tento vstup PAL z plošného vstupního/výstupníhozařízení, je-li aktivní H, umožňuje rychlý pře-nos adres paměti ROM v rozsahu SEOOOO až SFFFFE Výstupní signál čítače/časovače blokování sběr-nice který je nastavován pokaždé, když je LOCK-BUS aktivní L. Jeho kmitočet je roven hodinové-mu kmitočtu CPU, dělenému 16.

"Tic Delayed". Signál TIC, zpožděný o jedenhodinový takt CPU

Tento výstup čítače/časovače blokování sběrnice se nastavuje na vysokou úroveň po předem určené

TOC 18

W/R mu počtu hodinových taktů, např. 32 nebo 64, pospuštění čítače blokování sběrnice * (W/R) "Write/Read". Tento signál, který určuje *stav cyklu sběrnice, je výstupem CPU, který in-dikuje, je-li H, cyklus zápisu a , je-li L,cyklus čtení

J