KR930007049B1 - 다중처리기 시스템에서의 어드레스 버스 중재기 - Google Patents

Abstract

내용 없음.

Description

다중처리기 시스템에서의 어드레스 버스 중재기

제1도는 본 발명의 중재기의 구성을 나타낸 블럭도.

제2도는 본 발명의 중재기가 중재를 수행하는 과정을 나타낸 플로우챠트.

본 발명은 여러개의 프로세서가 다수의 메모리를 공유하는 다중처리기 시스템에 있어서, 다수의 처리기에서 독립적으로 발생하는 데이터 전송을 충돌없이 원활히 처리하도록 한 다중처리기 시스템에서의 어드레서 버스 중재기에 관한 것이다.

종래에는 여러개의 프로세서가 다수의 메모리를 공유하는 다중처리기 시스템에서는 각 슬롯(slot)(한 슬롯에는 2개 이상의 요청기가 위치할 수 있음)에 어드레스 버스 요청 신호선을 할당하고, 단위 버스 주기에서 어드레스 버스의 사용을 요청한 모듈(Module)들 중에서 중재번호가 가장 큰 것에 한 주기동안 버스의 사용을 허가하는 우선순위 중재 규칙에 의존 하였으므로, 우선순위가 높은 모듈이 낮은 모듈에 비해서 버스의 사용기회가 많아지면서 각 모듈의 균형적인 동작이 불가능하게 되었다.

이에 따라 본 발명은 여러개의 처리기(Handler)에서 독립적으로 발생하는 데이터 전송을 충돌없이 원활히 처리하도록한 다중처리기 시스템에서의 어드레스 버스 중재기를 제공하는 것을 그 목적으로 한다.

이를 위하여 본 발명은 다중처리기 시스템에서 각 모듈들에게 공정한 중재를 수행하여 균형적인 동작이 이루어지도록 하고, 두개 이상이 모듈에서 동시에 버스를 사용하고자 할 경우에는 모든 모듈이 한번씩 버스를 사용할 때까지 버스의 사용허가를 한번 받은 모듈이 다시 사용할 수 없도록 하여 공정하고 효과적인 중재가 수행되도록 한다.

본 발명을 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.

제1도는 중재기의 개략적인 구성을 나타낸 것으로, 도면에 도시되지 않은 프로세서 또는 콘트롤러로부터 신호(reset, request, retry)를 받아 중재의 동작을 제어하는 어드레스 버스 중재 제어로직(Address Bus Arbiter Control Logic)(1)과, 어드레스 버스 중재 제어로직(1)으로 부터 발생하는 요청신호(req)를 받아 어드레스 중재 버스에 할당된 13개의 신호선(ABRQ0~ABRQ12)들 중에서 연결된 하나의 신호선에만 구동하는 멀티플렉서(Multiplexer))(2)와, 중재기가 자신과 연결된 슬롯을 구별하도록 시스템 버스 백플레인(system Bus Back-plane)(도면에 도시되지 않음)에서 공급되는 슬롯 어드레스 신호(3)와, 중재주기 동안 어드레스 중재 버스의 신호선(ABRQ)에 구동된 신호들중 가장 높은 우선선위를 갖는 신호를 구별해 내는 4비트의 우선순위 엔코더(4)와, 우선순위 엔코더(Priority Encoder)의 출력과 자신의 슬롯 어드레스 신호(3)를 비교하는 4비트의 비교기(Comparator)(5)와, 각 중재주기 마다 설정되면서 항상 점검되어 어드레스버스(ABRQ)의 사용을 공정하게 하도록 하는 공정성 플래그(6)들로 구성한 것이다. 그러므로 여러개의 프로세서가 다수의 메모리를 공유하는 다중처리기 시스템에서 하나의 프로세서 또는 모듈에서 어드레스 버스를 사용하고자 하면 제2도에 도시한 바와같이 프로세서 또는 콘트롤러로 부터 어드레스 버스를 사용하기 위한 중재 요청신호(request)가 어드레스 버스 중재 제어로직(1)으로 입력되어야 하고(단계 10), 이에따라 프로세서 또는 모듈로부터 재시도 신호(retry)가 입력된 상태이면 페어 플래그와 무관하게 다음 동작을 수행하고(단계 11), 아니면 입력단(flag)으로 페어 플래그(fair-flag)가 입력된 상태인가를 확인하여(단계 12), 입력된 상태이면 페어 플래그가 해제될 때까지 기다린다(단계 13).

다음에 도면에 도시되지 않은 시스템의 클럭 제너레이터에서 공급되는 클럭신호의 라이징 에지(rising edge)로 부터 Onsec 되는 시점부터 어드레스 버스 중재 제어로직(1)의 제어에 따라 멀티플렉서(2)에서 해당 슬롯에 할당된 어드레스 중재버스의 신호선(ABRQn)에 요청신호(req)를 구동한다(단계 14). 여기서 시스템 버스 백플레인의 슬롯 0에서12까지는 각 슬롯에 하나의 어드레스 중재버스의 신호선(ABRQ)의 할당되어 있고, 슬롯 0은 ABRQ(0), 슬롯 1은 ABRQ(1),...그리고 슬롯 12는 ABRQ(12)에 할당된다.

신호선 ABRQ(n)에 요청신호(req)를 구동한 후 클럭신호의 라이징 에지로부터 50nsec 되는 시점에 어드레스 중재 버스로부터 우선순위 엔코더(4)를 통해 나온 출력과 자신의 슬롯 어드레스 신호(3)를 비교하는 4비트 비교기(5)에서 중재성공 신호(win)가 입력되는 가를 확인하여(단계 15), 중재 성공신호(win)가 입력될 때까지 계속 요청신호(req)를 구동하도록 한다(단계 16).

그리고 중재 성공신호(win)가 입력되면 프로세서 또는 콘트롤러로 어드레스 버스의 사용허가 신호(grant)를 출력하면서(단계 17), 요청신호의 구동을 중단하고(단계 18), 클럭신호의 라이징 에지로 부터 70nsec 되는 시점에 페어 플래그를 설정한다(단계 19). 여기서 페어 플래그가 설정되는 경우는 ABRQ0~ABRQ12의 신호선들 중에서 자신에게 할당된 것을 제외하고 2개 이상이 구동되어 있는 경우에만 한다.

그리고 페어 플래그의 해제는 중재요청 신호(request)나 사용허가(grant)에 관계없이 항상 라이징 에지로 부터 70nsec 되는 시점에 수행되고, 여기서 어드레스 버스의 계속적인 쓰기 전송형태의 수행으로 인하여 데이터 버스를 사용할 리스폰더(Responder)가 일정한 시간 동안 계속해서 데이터 버스를 사용할 수 없을 때 데이터 중재기들이 어드레스 버스의 사용을 일시적으로 중단시키기 위해 사용하는 신호(ABINH : Address Bus Inhibit)가 신호선을 통하여 입력되면 신호(ABINH)가 없어질 때까지 중재기의 중재를 일시적으로 멈추도록 하여 공정한 중재가 수행되도록 한다.

이상에서 설명한 바와같이 어드레스 버스의 공정한 사용기회를 부여하고, 오랫동안 버스를 사용하지 못하는 것을 방지하도록 한 것임을 알 수 있다.

Claims (2)

1. 다중처리기 시스템에 있어서, 중재의 동작을 제어하는 어드레스 버스 중재 제어로직(1)과, 요청신호(req)를 신호선(ABRQ0~ABRQ12)중 할당된 하나에 구동하는 멀티플렉서(2)와, 어드레스 중재 버스의 신호선에 구동된 신호들 중 가장 우선순위를 갖는 신호를 구별해 내는 우선순위 엔코더(4)와, 우선순위 엔코더(4)의 출력과 자신의 슬롯 어드레스 신호(3)를 비교하는 4비트 비교기(5)와, 어드레스 버스의 사용이 공정하게 되도록 항상 점검되는 공정성 플래그(6)들로 구성됨을 특징으로 하는 다중처리기 시스켐에서의 어드레스 버스 중재기.
2. 제1항에 있어서, 어드레스 버스의 사용을 일시적으로 중단시키기 위해 리스폰더가 신호(ABINH)를 구동하면 중재기의 중재를 신호(ABINH)가 해제될 때까지 중단하도록한 다중처리기 시스템에서의 더드레스 버스 중재기.