PL164259B1

PL164259B1 - Uklad komputerowy PL

Info

Publication number: PL164259B1
Application number: PL90285685A
Authority: PL
Inventors: Ralph M Begun; Patrick M Bland; Mark E Dean
Original assignee: Ibm; International Business Machines Corp
Priority date: 1989-06-19
Filing date: 1990-06-19
Publication date: 1994-07-29
Also published as: DE4018481C2; PE8691A1; DE69030688D1; HU903891D0; PL285685A1; DE4018481A1; DE69030688T2; EP0404413B1; CS304290A2; JPH0330045A; RU2067314C1; US5170481A; EP0404413A2; EP0404413A3; JPH0664562B2; BR9002876A; HUT57923A

Abstract

1. Uklad komputerowy zbudowany z procesora, urzadzen wejscia/wyjscia i gniazd pamieci dyskowych dolaczonych poprzez bufory do magistrali systemowej oraz z ukladów pamieci, synchronizacji i sterowania oraz centralnego punktu sterowania abltrazowego dola- czonych do magistrali systemowej, znamienny tym, ze m a uklad logiczny (136) wstrzymywania i zblokowania pracy procesora (102) dolaczony do magistrali systemo- wej (108) poprzez centralny punkt sterowania arbitra- zowego (124), przy czym sygnal zapytania (HLDREQ) o dostep urzadzenia wejscia/wyjscia (118 lub 120) do magistrali systemowej (108) z tego urzadzenia wej- scia/wyjscia jest przekazywany do ukladu logicznego (136), sygnal uruchamiajacy (HLDACK) dostep urza- dzenia wejscia/wyjscia (118 lub 120) do magistrali systemowej (108) jest przekazywany z ukladu logiczne- go (136) do tego urzadzenia wejscla/wylscia w odpo- wiedzi na sygnal zapytania (HUDRKQ], zas uklad logiczny (136) podtrzymuje sygnal uruchamiajacy (HLDACK) w stanie nieaktywnym przez ustalony czas w odpowiedzi na zmiane sygnalu zapytania (HLDREQ) ze stanu aktywnego w stan nieaktywny po zakonczeniu dostepu urzadzenia wejscia/wyjscia (118 lub 120) do magistrali systemowej (108). PL

Description

Przedmiotem wynalazku jest układ komputerowy, zwłaszcza układ przeznaczony do wprowadzania mikroprocesora w stan wstrzymywania, w odpowiedzi na sygnał żądania wstrzymania oraz do zblokowania mikroprocesora z lokalną magistralą jednostki centralnej przez określony minimalny odstęp czasu.

Rodzina mikroprocesorów firmy Intel obejmująca mikroprocesory 80286,80386 i 80486 charakteryzuje się wspólnym interfejsem umożliwiającym innym urządzeniom uzyskanie dostępu do lokalnej magistrali jednostki centralnej. Takimi typowymi innymi urządzeniami są inne procesory, jednostki sterujące bezpośrednim dostępem do pamięci (DMA), które wymagają dostępu do lokalnej magistrali jednostki centralnej.

Mikroprocesor firmy Intel ma wyprowadzenie wejściowe HOLD do odbierania sygnału żądanie wstrzymania (hold request) z innych urządzeń, które chcą uzyskać dostęp do magistrali jednostki centralnej. Procesor odpowiada na to żądanie zwolnieniem lub oswobodzeniem lokalnej magistrali jednostki centralnej umożliwiając żądającemu urządzeniu czasowe sterowanie magistralą. Po zwolnieniu magistrali, mikroprocesor uaktywnia swoje wyjścia HOLDA (potwierdzenie wstrzymania) informując żądające urządzenie, że magistrala została zwolniona. Mikroprocesor nie odpowiada natychmiast po dostarczeniu żądania do jego wejścia HOLD, lecz oczekuje na zakończenie bieżącego lokalnego cyklu magistrali lub na zakończenie elementarnego przesłania (przesłaniem elemtamym nazywane jest przesyłanie określonej liczby bajtów kodu). Sygnał na wyjściu HOLDA pozostaje w stanie aktywnym do chwili, w której żądające urządzenie usunie żądanie wstrzymania z wejścia HOLD. Z chwilą, gdy sygnał na wejściu HOLD staje się nieaktywny, mikroprocesor czyni nieaktywnym sygnał HOLDA i przejmuje sterowanie lokalną magistralą jednostki centralnej.

Tak więc urządzenie żądające sterowania lokalną magistralą jednostki centralnej musi czekać do chwili, w której mikroprocesor zakończy swój bieżący cykl magistrali lub elementarne przesłanie. Ten odstęp czasu pomiędzy podaniem sygnału żądania wstrzymania i potwierdzeniem przez mikroprocesor, że nastąpiło zwolnienie magistrali jest znany jako utajone wstrzymanie. Zwykle najdłuższy okres utajonego wstrzymania ma miejsce wówczas, gdy żądanie

164 259 wstrzymania pojawia się na początku elementarnego przesłania. W procesorach firmy Intel wcześniejszych generacji elementarne przesłania sprowadzały się do przesłania tylko 2 lub 4 bajtów i utajone wstrzymanie nie stanowiło problemu.

Procesor 80486 traktuje cały odczyt kodu z pamięci (pobranie kodu) jako 16 bajtowe elementarne przesłanie. W przypadku, gdy procesor realizuje kod z ośmiobitowego urządzenia przez rozszerzoną magistralę jednostki centralnej okres utajenia wynosi około ośmiu mikrosekund (16 bajtów x 0,5 μs/bajt = 8 gs). To stwarza problemy w systemach z komputerami personalnymi, w których utajone wstrzymanie rzędu 8 gs powoduje błędy takie, jak przekroczenia czasu dostępu do dyskietki wskutek długiego czasu, w którym żądające urządzenie musi oczekiwać na dostęp do lokalnej magistrali jednostki centralnej.

Istotą układu komputerowego zbudowanego z procesora, urządzeń wejścia/wyjścia i gniazd pamięci dyskowych dołączonych poprzez bufory do magistrali systemowej oraz z układów pamięci, synchronizacji i sterowania oraz centralnego punktu sterowania arbitrażowego dołączonych do magistrali systemowej, jest to, że ma układ logiczny wstrzymywania i zblokowania pracy procesora dołączony do magistrali systemowej poprzez centralny punkt sterowania arbitrażowego, przy czym sygnał zapytania o odstęp urządzenia wejścia/wyjścia do magistrali systemowej z tego urządzenia wejścia/wyjścia jest przekazywana do układu logicznego, sygnał uruchamiający dostęp urządzenia wejścia/wyjścia do magistrali systemowej jest przekazywany z układu logicznego do tego urządzenia wejścia/wyjścia w odpowiedzi na sygnał zapytania zaś układ logiczny podtrzymuje sygnał uruchamiający w stanie nieaktywnym przez ustalony czas w odpowiedzi na zmianę sygnału zapytania ze stanu aktywnego w stan nieaktywny po zakończeniu dostępu urządzenia wejścia/wyjścia do magistrali systemowej. Korzystne jest jeżeli sygnał uruchamiający jest podtrzymywany przez układ logiczny w stanie nieaktywnym przez ustalony czas tylko wtedy, gdy procesor nie jest nieaktywny.

Układ według wynalazku przystosowany do współpracy z mikroprocesorem Intel 80486 lub z innym mikroprocesorem, powoduje skrócenie przedziału utajonego wstrzymania chrakterystycznego dla wewnętrznego układu HOLD/HOLDA procesora 80486. Jako układ logiczny wstrzymywania i zblokowania pracy procesora wykorzystano programowalną matrycę logiczną (mikroukład PAL) do określania bieżącego stanu mikroprocesora poprzez monitorowanie wyprowadzeń wejście/ wyjście procesora, przy czym układ logiczny w odpowiedzi na żądanie wstrzymania generuje sygnał (BCKOFF), który przełącza mikroprocesor w natychmiastowy stan wstrzymania. Układ logiczny generuje takżę sygnał potwierdzenia wstrzymania.

Rozwiazanie według wynalazku zapewnia układowi zdolność zblokowania magistrali pozwalającą zblokować mikroprocesor, w sytuacji gdy nie jest bezczynny, z lokalną magistralą jednostki centralnej na określony minimalny przedział czasowy. Ta cecha zblokowania magistrali gwarantuje jednostce centralnej uzyskanie odpowiedniego dostępu do lokalnej magistrali jednostki centralnej.

Przedmiot wynalazku jest uwidoczniony w przykładzie wykonania na rysunku, na którym. 1 przedstawia schemat blokowy układu komputerowego, w którym zastosowano układ logiczny wstrzymywania i zblokowania mikroprocesora a fig. 2 - schemat układu logicznego wstrzymywania i zblokowania pracy procesora.

W tablicy podano równania logiczne definiujące funkcje wykonywane przez programowalną matrycę logiczną /PAL/ stanowiącą praktyczną realizację układu logicznego.

Tablica

Równania mikroukładu PAL.

!BCKOFF := (BCKOFF & HLDREQ & IBUSCYC &

CACHABLE & ! CPURDY & CPULOCK & LOCKBUS) or (BCKOFF & HLDREQ & ! CACHABLE &

! BRSTLAST & ! BRSTRDY & CPULOCK & LOCKBUS) or (BCKOFF & HLDREQ & BUSCYC & ADSTS &

CPULOCK & LOCKBUS) or (! BCKOFF & HLDREQ)

HLDACK := ! BCKO1F6 & IŁDIEQ5 & ! HLDACK) or (HLDACK & HLDREQ) ! LOCKBUS = (HLDREQ & ! BCKOFF & LOCKEN)or (LOCKBUS & TOC & IDLE) ! IDLESAMP = (IDLESAMP) & ADSTS & BUSCYC &

! LOCKBUS &TIC & TICDLY) or (IDLESAMP & ADSTS & BUSCYC &

! LOCKBUS & ! TIC & TICDLY) or (IDLESAMP & ADSTS & BUSCYC &

! LOCKBUS) ! IDLE = DLEESMPP & DDSTS &BUSYYC &

! LOCKBUS &TIC & ! TICDLY) or (! IDLESAMP & ADSTS & BUSCYC &

! LOCKBUS &TIC & TICDLY) ! TICDLY := iBC ! BUSCYC := (ADSTS & ! IE5SET & BCKOFF) or (! BUSCYC & CPURDY & BRSTRDY &

! RESET) or (! BUSCYC & CPURDY & BRSTLAST &

! RESET) ! CACHABLE := B^CCC & ! W/R & MOO & iCDD & ! EEN & ! RESET & CPULOCK & CACHABLE) or (! CACHABLE & CPURDY & BRSTRDY & ! KEE & ! RESET) or (! CACHABLE & CPURDY & BRSTLAST &

! KEE & ! RESET) ! CPURDY = ! BUSCYCDLY & ! BUSIDY& CACHABLE &

! BUSCYC ! BRSTRDY = BUSCYCDLY & BUS1DYY & iCACIABSLE ! BUSCYCDLY := iBUSCYC ! KEE = ΙΕΝΝΑ & !ENACACHE & IBUSCYC ! ΚΕΝΑ = (M/IO & ! A3 1 & ! A26 & ! A25 & ! A24 &

! A23 & ! A22 !A21 & !A20 & A19 ! A18 & A17) or (M/IO & !A31 & !A26 & !A22 & !A22 &

! A23 & ! A22 & A21 & A20 & A19 &

A18 & A17) or (M/IO & A31) or

M/IO & ROMEE & !A31 & !A26 & !A22 & !A22 & A23 & !A22 & !A21 & !A20 &

A19 & A18 & A17) or (! M/IO) or (M/IO & ! A31 & ! A26 & !A22 & !A22 &

A23 % CENO)

Definicje symboli występujących w równaniach dla mikroukładu PAL

Symbol Definicja ! ΕωΛ^Κ^ΐοζη) NEE , Hegc^o^cma & I or LIB := IkwviwleentoośćsnnhOrnmczna.

Symbol ocnacca, że ccłon c lewej strony równania jest strobowany cboccem impulsu cegarowego jednostki centralnej. Innymi słowami,

164 259 w czasie danego okresu zegarowego jednostki centralnej, logiczna wartość człona z lewej strony równania jest równa wartości wyrażenia z prawej strony równania w sytuacji, gdy wartości członów wyrażenia z prawej strony są sprawdzane (dokładniej nieco wcześniej) przez zbocze impulsu zegarowego określającego początek okresu zegarowego.

= Ekwiwalentność asynchroniczna.

Znaczenie symbolu jest zgodne z powszechnie stosowanym, to znaczy wartość członu z lewej strony równania jest równa wartości wyrażenia z prawej strony równania. Nie zakłada się próbkowania zegarem.

Na figurze 1 przedstawiono schemat blokowy układu komputerowego zgodnie z wynalazkiem. Jak wynika z tego rysunku, układ komputerowy 100 ma procesor 102, korzystnie mikroprocesor Intel 80486. Lokalna magistrala 104 jednostki centralnej ma magistralę adresów, magistralę danych i magistralę sygnałów sterowania, które są włączone między procesorem 102 i pierwszym buforem 106. Układ 100 zawiera także magistralę systemową 108 włączoną między pierwszym buforem 106 i drugim buforem 110. Magistrala systemowa 108 składa się z magistrali adresów, magistrali danych i magistrali sygnałów sterowania.

Układ 100 zawiera ponadto układ 112 synchronizacji i sterowania magistralą dołączony do magistral adresów, danych i sygnałów sterowania magistrali systemowej 108. Magistrala systemowa 108 za pośrednictwem trzeciego buforu 114jest dołączona do magistrali wejścia/wyjścia 116, która także ma magistralę adresów, magistralę danych i magistralę sygnałów sterujących. Magistrala wejścia/wyjścia 116 jest dołączona do wielu urządzeń wejścia/wyjścia umieszczonych na płycie głównej. Na fig. 1 pokazano tylko pierwsze 118 i n-te 120 urządzenie wejścia/wyjścia. Tymi urządzeniami wejścia/wyjścia mogą być układy sterujące (adaptery) transmisją RS232, adaptery drukarek, adaptery pamięci na dyskach elastycznych, jednostki sterujące przerwaniami, pamięci stałe (ROM) lub inne dobrze znane urządzenia wejścia/wyjścia.

Magistrala Micro Channel 122 zawierająca magistralę adresów, danych i sygnałów sterujących jest dołączona do szyny systemowej 108 przez drugi bufor 110. Zgodnie ze strukturą magistrali Micro Channel 122, centralny punkt 124 jest dołączony do magistrali Micro Channel 122 i do układu 112 synchronizacji i sterowania magistralą dla umożliwienia zarządzania mechanizmem arbitrażu wielourządzeniowej magistrali Micro Channel 122. Połączenie centralnego punktu 124 sterowania arbitrażowego z układem 112 synchronizacji i sterowania magistralą tworzy część magistrali Micro Channel 122.

Do magistrali Micro Channel 122 dołączonych jest wiele gniazd typu Micro Channel 126 służących do umieszczenia w nich kart rozszerzających, takich jak karty pamięci, karty video, karty komunikacyjne itp. Do magistrali Micro Channel 122 dołączone jest jedno lub więcej gniazd 128 dysku twardego/elastycznego dla umożliwienia dołączenia dysku twardego lub elastycznego do magistrali Micro Channel 122. Jednostka sterująca 130 bezpośredniego dostępu do pamięci jest dołączona do magistrali adresowej, danych i sygnałów sterujących tworzących magistralę systemową 108 dla umożliwienia uzyskania bezpośredniego dostępu do pamięci 134 takim urządzeniom pereferyjnym jak napędy dysków twardych, napędy dysków elastycznych i urządzenie podległe Micro Channel DMA,co pozwala uniknąć bezpośredniego zaangażowania procesora 102 do przesyłania danych pomiędzy tymi urządzeniami peryferyjnymi i pamięcią. Jak pokazano na fig. 1 jednostka sterująca 132 pamięcią i związana z nią pamięć 134 są także dołączone do magistrali systemowej 108.

Układ logiczny 136 wstrzymywania i zblokowania stanowiący programowalną matrycę logiczną (mikroukład PAL) jest włączony między mikroprocesorem 102, lokalną magistralą 104 jednostki centralnej, znajdującym się na płycie głównej urządzeniem wejścia/wyjścia na przykład 118, układem 112 synchronizacji i sterowania magistralą i centralnym punktem 124 sterowania arbitrażowego. Funkcje zaprogramowane w układzie logicznym 136 określono szczegółowo w tablicy.

Wyjście sygnału żądanie wstrzymania centralnego punktu 124 sterowania arbitrażowego, które w poprzednio realizowanych układach komputerowych było dołączone do wejścia HOLD mikroprocesora, obecnie jest dołączone do układu logicznego 136 i oznaczone na rysunkach symbolem HILDREQ. Wejście HOLD mikroprocesora 102 nie jest wykorzystywane; mówiąc dokładniej, wymuszany jest na nim stan nieaktywny. W jego zastepstwie układ logiczny 136 generuje sygnał bezwarunkowego wstrzymania BCKOFF doprowadzany do wejścia BOFF mikroprocesora 102, które zostanie zaktywizowane , procesor 80486 natychmiast zwalnia sterowanie lokalną magistralą jednostki centralnej, niezależnie od stanu bieżącego cyklu magistrali procesora. Zauważmy, że działanie wejścia BOFF procesora różni się od działania wejścia HOLD, Przy aktywizowaniu wejścia HOLD, jak ma to miejsce we wcześniejszych rozwiązaniach, w przypadku, gdy procesor wykonuje elementarny cykl przesłania, procesor ten zanim zwolni sterowanie magistrali czeka na zakończenie elementarnego przesłania.

Podobnie wyjście potwierdzenia wstrzymania (HOLDA) mikroprocesora 102 dołączone w układach komputerowych wcześniejszych konstrukcji do centralnego punktu 124 sterowania arbitrażowego w obecnym rozwiązaniu pozostaje niewykorzystane. W zamian układ logiczny 136 generuje sygnał HLDACK podawany z powrotem do centralnego punktu 124 sterowania arbitrażowego i układu 112 synchronizacji i sterowania magistralą.

Do układu logicznego 136 jest dołączony licznik 138 czasu zblokowania magistrali. Sygnał zblokowania magistrali wyznacza minimalny podział czasowy, w którym zaktywizowany procesor jest przywiązany do lokalnej magistrali 104 jednostki centralnej.

Dalsze szczegóły dotyczące połączeń układu logicznego 136 z układem komputerowym 100 przedstawia schemat zamieszczony na fig. 2. Zgodnie z nim korzystnie jest, gdy jako licznik 138 czasu zblokowania magistrali stosuje się układ scalony 74F393, chociaż mogą być przydatne również inne dobrze znane układy liczników.

Wejście zegarowe (wyłącznie pierwszej pozycji) licznika czasu 138 jest dołączone do zegara systemowego jednostki centralnej. W przypadku, gdy sygnał LOCKBUS jest nieaktywny (poziom wysoki), liczniki nie są zapełnione i w konsekwencji nie są wzbudzone. Z chwilą, gdy sygnał LOCKBUS staje się aktywny (poziom niski), liczniki są aktywizowane, a sygnał TOC przyjmie poziom wysoki po upływie 64 cykli zegarowych jednostki centralnej. Sygnał TOC może być także pobierany z innych wyjść licznika czasu 138, np. gdy jest uzyskiwany z wyjścia QB drugiej połówki licznika, przyjmuje poziom wysoki po upływie 32 cykli zegarowych jednostki centralnej od momentu zaktywizowania sygnłu LOCKBUS).

Zgodnie z tablicą badanie równań wyznaczających wartość sygnału LOCKBUS pokazuje, że przy wysokich wartościach sygnału LOCKEN pierwsza grupa trzech członów przyporządkowuje sygnałowi LOCKBUS wartość aktywną (poziom niski) bezpośrednio po tym, jak sygnał HLDREQ staje się aktywny (poziom niski). Bezpośrednio po tym, gdy sygnał HLDREQ przyjmuje nieaktywny poziom niski, sygnał BCKOFF ma jeszcze aktywny poziom niski. Druga grupa trzech członów podtrzymuje wartość aktywną (poziom niski) sygnału LOCKBUS dopóki nie upłynie wstępnie określony przedział czasowy (to jest sygnał TOC przyjmuje poziom wysoki) lub gdy jednostka centralna była bezczynna w czasie dwu kolejnych próbek zegarowych (to jest sygnał IDLE ma poziom niski).

Człon definiujący sygnał LOCKBUS jest następnie wykorzystywany w równaniu sygnału BCKOFF, aby nie dopuścić wstrzymania procesora dopóty, dopóty sygnał LOCBUS jest aktywny. Szybkie sprawdzenie równania określającego BCKOFF pokazuje, że człon LOCKBUS występuje w każdym z pierwszych trzech grup członów. Jednak sygnał BCKOFF może stać się aktywnym (poziom niski) tylko po spełnieniu wszystkich warunków w każdym z pierwszych trzech grup członów (czwarta grupa członów po prostu przywraca nieaktywną wartość sygnału BCKOFF wówczas, gdy sygnał HLDREQ staje się nieaktywny). W konsekwencji sygnał BCKOFF nie może stać się aktywnym (poziom niski) dopóty, dopóki sygnał LOCKBUS ma wartość aktywną aktywną (poziom niski). Zatem tak długo, jak długo sygnał LOCKBUS ma wartość aktywną (poziom'niski), procesor 102 steruje magistralą lub innymi słowami, procesor jest zblokowany z magistralą.

Analizując równanie sygnału BCKOFF można stwierdzić, że pierwsza grupa siedmiu członów może uczynić sygnał BCKOFF aktywnym (poziom niski) przy końcu każdego cyklu

164 259 magistrali nie związanego z pamięcią skrytkową. Zatem ta grupa członów jest odpowiedzialna za przerwanie poprzednio wspomnianych wolnych 16 bajtowych przesłań elementarnych (ponieważ te wolne przesłania pochodzą z pamięci innych niż pamięć skrytkową). Ta grupa członów może także uczynić sygnał BCKOFF aktywnym przy końcu normalnych cykli magistrali wejścia/wyjścia. Ponieważ ta pierwsza grupa członów oczekuje na koniec bieżącego cyklu magistrali (pierwsza grupa określa, że dla uzyskania aktywnej wartości sygnału BCKOFF sygnał CPURDY powienien mieć aktywny poziom niski), zarządzenie pojedynczymi przesłankami magistrali odbywa się tak samo, jak w przypadku jednostek elementarnych.

Druga grupa siedmiu członów w równaniu określającym sygnał BCKOFF warunkuje uaktywnienie sygnału BCKOFF (poziom niski) przy końcu cykli magistrali związanych z dostępem do pamięci typu skrytkowego. W zalecanym wykonaniu pamięć typu skrytkowego wykorzystuje dane w postaci słów 32-bitowych. To daje gwarancję, że przesłania tego rodzaju będą wymagały do ich wykonania tylko czterech cykli magistrali zewnętrznej, to jest około 2 ,um (4 przesłaaiii x 0,5 μμ/ρΓ^^ίε = 2 ju).

Trzecia grupa członow w równaniu sygnału BCKOFF uaktywnia sygnał BCKOFF w przypadku, gdy lokalna magistrala jednostki centralnej jest nieaktywna. Czwarta grupa członów utrzymuje sygnał BCKOFF w stanie aktywnym do chwili, w której sygnał HLDREQ wraca do stanu nieaktywnego.

W równaniu sygnału HLDACK (potwierdzenie wstrzymania) pierwsza grupa trzech członów określa aktywną wartość sygnału HLDACK (poziom wysoki) dla następnego cyklu zegarowego bezpośrednio po tym, w którym został uaktywniony sygnał BCKOFF (poziom niski). Druga grupa dwu wyrażeń utrzymuje aktywną wartość sygnału HLDACK do chwili, w której sygnał HLDREQ wraca do stanu nieaktywnego.

na. 2

Departament Wydawnictw UP RP. Nakład 90 egz. Cena 10 000 zł

Claims

Zastrzeżenia patentowe

1. Układ komputerowy zbudowany z procesora, urządzeń wejścia/wyjścia i gniazd pamięci dyskowych dołączonych poprzez bufory do magistrali systemowej oraz z układów pamięci, synchronizacji i sterowania oraz centralnego punktu sterowania abitrażowego dołączonych do magistrali systemowej, znamienny tym, że ma układ logiczny (136) wstrzymywania i zblokowania pracy procesora (102) dołączony do magistrali systemowej (108) poprzez centralny punkt sterowania arbitrażowego (124), przy czym sygnał zapytania (HLDREQ) o dostęp urządzenia wejścia/wyjścia (118 lub 120) do magistrali systemowej (108) z tego urządzenia wejścia/wyjścia jest przekazywany do układu logicznego (136), sygnał uruchamiający (HLDACK) dostęp urządzenia wejścia/wyjścia (118 lub 120) do magistrali systemowej (108) jest przekazywany z układu logicznego (136) do tego urządzenia wejścia/wyjścia w odpowiedzi na sygnał zapytania (HLDREQ), zaś układ logiczny (136) podtrzymuje sygnał uruchamiający (HLDACK) w stanie nieaktywnym przez ustalony czas w odpowiedzi na zmianę sygnału zapytania (HLDREQ) ze stanu aktywnego w stan nieaktywny po zakończeniu dostępu urządzenia wejścia/wyjścia (118 lub 120) do magistrali systemowej (108).
2. Układ według zastrz. 1, znamienny tym, że sygnał uruchamiający (HLDACK) jest podtrzymywany przez układ logiczny (136) w stanie nieaktywnym przez ustalony czas tylko wtedy, gdy procesor (102) nie jest nieaktywny.