HUT57923A - Hold and lock circuit regulating bus service for microprocessor systems - Google Patents
Hold and lock circuit regulating bus service for microprocessor systems Download PDFInfo
- Publication number
- HUT57923A HUT57923A HU903891A HU389190A HUT57923A HU T57923 A HUT57923 A HU T57923A HU 903891 A HU903891 A HU 903891A HU 389190 A HU389190 A HU 389190A HU T57923 A HUT57923 A HU T57923A
- Authority
- HU
- Hungary
- Prior art keywords
- bus
- cpu
- signal
- active
- microprocessor
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Description
A találmány tárgya számítógépes áramkör, különösen logikai áramkör, amely a mikroprocesszort a busz kiszolgálás kérés (hold request) jelre válaszképpen tartás (HOLD) állapotba viszi, és • · • · · ····« · • ····· · · · · · • « · ··· ·· **
-2rákacsolja a mikroprocesszort a helyi központi feldolgozó egység (CPU) buszára egy előre meghatározott minimális időtartamra.
Az Intel családhoz tartozó mikroprocesszorok, amelyekhez tartozik a 80286, 80386 és 80486, támogatnak egy közös interfészt, amely lehetővé teszi más eszközök számára a helyi CPU-buszhoz való hozzáférést. Ezek a más eszközök például más processzorok, mint pl. közvetlen memória-hozzáférés (DMA) vezérlők, amelyeknek közvetlen hozzáférés szükséges a helyi CPU-buszhoz. A processzor erre a kérésre a helyi CPU-busz elengedésével vagy lebegtetésével válaszol, hogy lehetővé tegye a lekérdező eszköz számára a busz ideiglenes vezérlését. A busz elengedése után a mikroproceszszor a HOLDA (hold nyugtázás) kivezetését aktív állapotba állítja, hogy jelezze a lekérdező eszköznek, hogy a busz felszabadult. A mikroprocesszor nem válaszol azonnal, amikor kiszolgálás kérés (hold request) érkezik a HOLD bemenetére, hanem megvárja a folyamatban lévő helyi buszciklus vagy egy atomi átvitel befejezését. (Atomi átvitelnek nevezzük egy előre meghatározott számú kódbájt átvitelét.) A HOLDA kivezetés mindaddig aktív marad, amíg a lekérdező eszköz meg nem szünteti a kiszolgálás kérést a HOLD bemeneten. Ha a HOLD bemenet inaktívvá válik, a mikroprocesszor inaktiválja a HOLDA kimenetét és újra átveszi a helyi CPU busz vezérlését.
Ezért a CPU buszhoz hozzáférést kérő készüléknek várakoznia kell várnia, amíg a mikroprocesszor be nem fejezi a folyamtban lévő buszciklusát vagy egy atomi átvitelt. Ezt az időtartamot, ami a kiszolgálás kérés (hold request) és a között az időpont közöttt telik el, amikor mikroprocesszor nyugtázza, hogy ténylegesen elengedte a buszt kiszolgálási holtidőnek (hold latency) nevezik.
t ♦ · · · · · * · · • 4 · · * ·· . · · »4444· • 4 · 4 · 4 · * · *· • · 4 444 ··* *
-3Általában, a leghosszabb kiszolgálási holtidő akkor keletkezik, amikor a kiszolgálás kérés egy atomi átvitel kezdetekor érkezik. Az Intel processzorok egy korábbi generációjánál az atomi átvitel csak 2 vagy 4 bájtos volt, ezért a kiszolgálási holtidő nem jelentett problémát.
A 80486-os processzor viszont minden memória kód olvasást (code prefetches) 16 bájtos atomi átvitellel kezel le. Ha a processzor a bővített CPU buszon lévő nyolc bites eszköz kódjait hajtja végre, akkor nyolc mikroszekundumos kiszolgálási holtidő is előfordulhat (16 bájt x 0.5 mikroszekundum/bájt = 8 mikroszekundum). Ez olyan problémát jelent egy személyi számítógépes rendszerben, ahol a kiszolgálási holtidő eléri a nyolc mikroszekundumos nagyságrendet, ami komoly hibát okozhat, mint pl. diszk torlódás (diskette overruns), a helyi CPU buszhoz való túlságosan hosszú hozzáférési idő miatt, amit a kiszolgálást kérő készüléknek ki kell várni.
Ennek megfeleően, a későbbiekben részletezett találmány egy (a mikroprocesszorhoz képest) külső logikai áramkör, amelyik alkalmas egy Intel 80486 vagy más mikroprocesszorral történő felhasználásra és amely jelentősen lecsökkenti a kiszolgálási holdidőt a 80486 processzor belső HOLD/HOLDA áramkörében. A találmány programozható logikai eszközt (PÁL) tartalmaz a mikroprocesszor aktuális állapotának meghatározására a proceszszor I/O kivezetéseinek megfigyelésével, és a PÁL egy jelet (BCKOFF) állít elő a kiszolgálás kérésre válaszként, ami a mikroprocesszort azonnali kiszolgálás (hold) állapotba állítja. A PÁL generálja a kiszolgálás nyugtázás (hold acknowledge) jelet is.
A találmány a buszra felkapcsolást (lockbus) is biztosítja, • ·
-4ami a mikroprocesszort rákapcsolja a helyi CPU buszra egy előre meghatározott minimális időre, ha nincs várakozó (idle) állapotban. Ez a lockbus szolgáltatás biztosítja, hogy a CPU megfelelő hozzáféréssel rendelkezzen a helyi CPU buszhoz.
Az ábrák rövid ismertetése
1. ábra egy olyan számítógépes rendszer blokkvázlata, amely magában foglalja a találmány szerinti mikroprocesszor leválasztó és összekapcsoló áramkört, a
2. ábra a találmány szerinti leválasztó és összekapcsoló áramkör elvi vázlata.
Az 1-A táblázat a logikai egyenleteket tartalmazza, amelyek meghatározzák a találmány szerinti programozható logikai eszköz (PÁL) funkcióit.
Az 1-B táblázat a jelek definíciójának listáját tartalmazza. A zárójelben lévő jel elnevezések megfelenek a 80486 leírásában szereplő Intel jel elnevezéseknek.
Az 1. ábra egy olyan számítógépes rendszer blokkvázlata, amely magában foglalja a találmány szerinti mikroprocesszor leválasztó és összekapcsoló áramkört. Az ábrán 100 számítógépes rendszer látható, amely tartalmaz egy 102 processzort, előnyösen egy Intel 80486 mikroprocesszort. A 104 helyi CPU busz tartalmaz egy címbuszt, egy adatbuszt és egy vezérlőbuszt, amelyek 102 processzorhoz és 106 pufferhez kapcsolódnak. A 100 számítógépes rendszer tartalmaz egy 108 rendszerbuszt is, amely a 106 puffért és a 110 puffért köti össze. A 108 rendszerbusz is tartalmaz egy cimbuszt, egy adatbuszt és egy vezérlőbuszt.
A 100 rendszer tartalmaz továbbá egy ismert 112 busz vezérlő és időzítő áramkört is, amely a 108 rendszerbusz cím-, adat- és vezérlőbuszára csatlakozik. A 108 rendszerbusz ismert 114 •••·· · ·· ·* • · · · · · « • · I ····· · • ····· · · ·· · • · · ··· ·· ··
-5latch/puffer/dekőderen keresztül 116 bemenetl/kimeneti (I/O) buszra kapcsolódik, amely szintén tartalmaz egy címbuszt, egy adatbuszt és egy vezérlőbuszt. A 116 1/0 busz több planár 1/0 eszközhöz kapcsolódik (az 1. ábrán csak a 118 első és a 120 n-ik I/O eszköz látható). Ezek az I/O eszközök RS232 adapterek, nyomtató adapterek, lemezegység adapterek, megszakítás vezérlők, csak olvasható tárolók, vagy más ismert I/O eszközök lehetnek.
A 108 rendszerbuszhoz kapcsolódik továbbá a 110 pufferen keresztül egy jól ismert 122 mikrocsatorna busz (TM), amelynek szintén saját cím-, adat- és vezérlőbusza van. A mikrocsatorna busz felépítése részletesebben megismerhető az IBM PS/2 Model 80 műszaki kézikönyvéből. A mikrocsatorna felépítésének megfelelően 124 központi kiválasztó vezérlőpont (Central Arbitration Control Point, CACP) van csatolva a 122 mikrocsatorna buszhoz és a 112 busz vezérlő és időzítő áramkörhöz a mikrocsatorna több készülékes kiválasztási mechanizmusának szervezésére. A 124 központi kiválasztó vezérlőpont és a 112 busz vezérlő és időzítő áramkör csatlakozása valójában a 122 mikrocsatorna busz részét képezi.
A 122 mikrocsatorna buszra több 126 mikrocsatorna csatlakozó kapcsolódik különböző adapter kártyák, mint pl. memória kártyák, videó kártyák, kommunikációs kártyák, stb. befogadására. Egy vagy több merevlemezes/hajlékony lemezes 128 csatlakozó is kapcsolódik a mikrocsatorna 122 buszhoz, annak érdekében, hogy (a rajzon nem ábrázolt) merevlemezes vagy hajlékony lemezes egységnek a 122 buszhoz való csatlakoztatása is lehetséges legyen. A 108 rendszerbusz cím-, adat- és vezérlőbuszára csatlakozik továbbá egy jól ismert közvelten memória hozzáférés (DMA) 130 vezérlő is, annak érdekében, hogy perifériás készülékek, mint pl.merevlemezes • · • « · <···· · • ·*··· · · β · · «· · ··· · · V*
-6meghajtók, hajlékony lemezes meghajtók és bármely mikrocsatorna DMA slave készülék közvetlen memória hozzáférést kapjon anélkül, hogy az ilyen perifériák és a memória közötti adatátvitelben a 102 processzornak közvetlenül részt kellene vennie. Egy ismert 132 memóriavezérlő áramkör és a hozzátartozó 134 memória is csatlakozik a 108 rendszerbuszhoz, amint az az 1. ábrán látható.
A 102 mikroprocesszorhoz, a 104 helyi CPU buszhoz, pl. a 118 planár I/O készülékhez, a 112 buszvezérlő és időzítő áramkörhöz és a 124 központi kiválasztásvezérlő ponthoz csatlakozik ezenkívül egy ismert programozható területű 136 logikai áramkör (PÁL). A 136 PAL-ba beprogramozott funkciókat részletesen az 1A táblázat tartalmazza, míg a jeldefiníciók az 1B táblázatban találhatók.
A 124 központi kiválasztásvezérlő pont hold request (tartás kérés) jelkimenete, amely a korábbi számítógépes rendszerekben a mikroprocesszor HOLD bemenetére csatlakozott, most a 136 PAL-hoz kapcsolódik és az ábrán HLDREQ jelöléssel van ellátva. A 102 mikroprocesszor HOLD bemenete szabadon van hagyva a jelen találmányban (azaz pontosabban inaktív állapotba van kényszerítve). Helyette a 136 PÁL generálja a BCKOFF backoff jelet, amely a 102 mikroprocesszor BOFF bemenetére van kötve. Ha a 102 mikroprocesszor BOFF bemenete aktív állapotba kerül, akkor a 80486 processzor azonnal megszünteti a helyi CPU busz vezérlését, függetlenül az aktuális processzor buszciklus állapotától. Megjegyezzük, hogy a processzor BOFF bemenetének funkciója különbözik a HOLD bemenet funkciójától. Ha a HOLD bemenet válik aktívvá, mint az ismert rendszerekben, és a processzor éppen egy atomi átviteli ciklust végez, akkor a processzor várakozik, amíg az atomi átvitel be nem fejeződik, és csak utána szünteti meg a busz vezérlését.
• · · · · · · • · · ♦···· · ····· · · ·· · • · · · · · ·· · ♦
-7Hasonlóképpen, a 102 mikroprocesszor tartás nyugtázás HOLDA kimenete, amely a technika állása szerinti rendszerekben a 124 központi kiválasztásvezérlő ponthoz csatlakozott, a találmány szerinti megoldásban üresen marad. Helyette a 136 PÁL generálja a HLDACK jelet, amely vissza van csatolva a 124 központi kiválasztásvezérlő ponthoz és a 112 buszvezérlő és időzítő áramkörhöz .
A 136 PAL-hoz van csatlakoztatva továbbá egy 138 buszcsatoló számláló/időzítő áramkör. A LOCKBUS jel biztosítja, hogy a nem várakozó (non-idle) processzor egy előre meghatározott minimális időre a helyi CPU buszra kapcsolódjon.
A 136 PÁL, a 138 buszcsatoló számláló/időzítő áramkör és a 100 számítógépes rendszer egymás közötti kapcsolatának további részleteit a 2. ábra szerinti vázlat szemlélteti. Az ábrán a 138 buszcsatoló számláló/időzítő áramkör célszerűen 74F393 típusú integrált áramkörös számláló, bár más ismert számlálók is alkalmasak lehetnek. A 138 számláló/időzítő órajel bemenete (csak az első tagnál) a CPU rendszer órájával van összekötve. Amikor a LOCKBUS jel inaktív (magas), akkor a számlálók törlődnek, és ezt követően le vannak tiltva. Amikor a LOCKBUS jel aktív (alacsony) állapotba kerül, a számlálók engedélyeződnek és a TOC jel 64 órajel periódussak később magas szintre vált. (A TOC jel a 138 számláló/időzítő másik kimenetéről is levehető, azaz ha pl. a második számláló QB kimenetét vesszük, akkor a TOC jel a LOCKBUS aktív állapotba váltását követő 32 órajel periódusban lesz magas.)
Az 1A táblázatban a LOCKBUS logikai egyenletét vizsgálva azt látjuk, hogy amennyiben LOCKEN magas szintje van engedélyezve, az első háromtagú csoport a LOCKBUS jelet azonnal aktív (alacsony)
állapotba viszi, amint HLDREQ inaktívra (alacsonyra) vált. (Közvetlenül azután, hogy HLDREQ inaktív alacsony állapotba kerül, BCKOFF még aktív alacsony szinten marad.) A második háromtagú csoport a LOCKBUS jelet aktív (alacsony) állapotban tartja, amíg egy előre meghatározott idő el nem telik (azaz. TOC magasra vált), vagy a CPU legalább két egymást követő órajel idejére várakozó állapotban volt (azaz IDLE alacsony szintre vált).
A LOCKBUS jelet használjuk a BCKOFF jel képzésénél is a processzor tartás megakadályozására arra az időre, amíg LOCKBUS aktív marad. A BCKOFF jel logikai egyenletének gyors áttekintése azt mutatja, hogy a LOCKBUS kifejezés az első három kifejezéscsoport midegyikében előfordul. Viszont a BCKOFF jel csak akkor vált aktív (alacsony) szintre, ha az első három kifejezéscsoport mindegyik feltétele teljesül (a negyedik kifejezéscsoport csak akkor váltja inaktívra a BCKOFF jelet, ha HLDREQ inaktív lesz). Ebből az is következik, hogy BCKOFF addig nem lehet aktív (alacsony) , amíg LOCKBBUS aktív (alacsony). Ezért, amíg LOCKBUS aktív (alacsony) szinten van, a 102 processzor vezérli a buszt, vagy más szavakkal, a processzor rá van kapcsolva a buszra.
A BCKOFF egyenlete szerint, az első héttagú kifejezéscsoport a BCKOFF jelet bármely nem-keselhető buszciklus végén aktívvá (alacsony) változtatja. így ez a kifejezéscsoport felelős az előbb említett lassú 16 bites atomi átvitel megszakításáért (mivel ez a lassú átvitel a nem-keselhető memóriából történik.) Ez a kifejezéscsoport a BCKOFF jelet is aktív állapotba vezérli az I/O busz ciklus befejeztével. Mivel ez az első kifejezéscsoport megvárja a folyamatban lévő buszciklus végét (az első kifejezéscsoport CPURDY jelet igényel az aktív alacsony állapotához,
hogy a BCKOFF jelet is aktivizálja), egyenkénti busz átviteleket kezel mint atomi egységeket.
A BCKOFF egyenlet második héttagú kifejezéscsoprotja a
BCKOFF jelet aktívra (alacsony) váltja a keselhető buszciklus végén. Az előnyös kialakításnál a keselhető memóriát 32 bites szóhosszúságúra kell definiálni. így biztosított, hogy ezek az átvitelek csak négy külső buszciklust igényelnek, ami kb. 2 mikroszekundumnak (4 átvitel x 0.5 mikroszekundum/átvitel) felel meg.
A harmadik kifejezéscsoport a BCKOFF egyenletben akkor fogja a BCKOFF jelet aktiválni, ha a helyi CPU busz éppen nem aktív. Végül a negyedik kifejezéscsoport a BCKOFF jelet aktív állapotban tartja, amíg HLDREQ vissza nem tér inaktív állapotba.
A HLDACK (hold nyugtázás) jel egyenletében az első, háromtagú kifejezéscsoport a HLDACK jelet egy órajel periódussal azután viszi aktív (magas) állapotba, miután BCKOFF aktív (alacsony) lett. A második, kéttagú kifejezéscsoport aktív állapotban tartja a HLDACK jelet, amíg a HLDREQ vissza nem tér inaktív állapotba.
ί BCKOFF
HLDACK
JLOCKBUS := !IDLESAMP :=
JIDLE
-ιο« ·«··· · · · · · • · · ··· ·· ··
1-A TÁBLÁZAT
PÁL Egyenletek (BCKOFF & HLDREQ & !BUSCYC & CACHABLE & ÍCPURDY &
CPULOCK & LOCKBUS) vagy (BCKOFF & HLDREQ & !CACHABLE & !BRSTLAST &
JBRSTRDY & CPULOCK & LOCKBUS) vagy (BCKOFF & HLDREQ & BUSCYC & ADSTS & CPULOCK &
LOCKBUS) vagy (!BCKOFF & HLDREQ) (!BCKOFF & HLDREQ & !HLDACK) vagy (HLDACK & HLDREQ) (!HLDREQ & !BCKOFF & LOCKEN) vagy (JLOCKBUS & JTOC & IDLE) (IDLESAMP & ADSTS & BUSCYC & JLOCKBUS & TIC &
JTICDLY) vagy (IDLESAMP & ADSTS & BUSCYC & JLOCKBUS & !TIC &
TICDLY) vagy (IDLESAMP & ADSTS & BUSCYC & JLOCKBUS) (IDLESAMP & ADSTS & BUSCYC & JLOCKBUS & TIC &
JTICDLY) vagy (IDLESAMP & ADSTS & BUSCYC & JLOCKBUS & JTIC &
TICDLY)
-11!TICDLY !BUSCYC
ICACHABLE := • · ·· · · · »♦···· ····· · · ·« · ·· · ··· ·« ··
ÍTIC (ÍADSTS & !RÉSÉT & BCKOFF) vagy (!BUSCYC & CPURDY & BRSTRDY & ÍRESET) vagy (!BUSCYC & CPURDY & BRSTLAST & ÍRESET) (!BUSCYC & ÍW/R & M/IO & ÍPCD & ÍKEN & ÍRESET &
CPULOCK & CACHABLE) vagy (ICACHABLE & CPURDY & BRSTRDY & ÍKEN & ÍRESET) vagy (!CACHABLE & CPURDY & BRSTLAST & ÍKEN & ÍRESET) !CPURDY !BRSTRDY :=
ÍBUSCYCDLY:= ! KEN K8NA
JKENA
ÍBUSCYCDLY & ÍBUSRDY & CACHABLE & !BUSCYC
ÍBUSCYCDLY & ÍBUSRDY & !CACHABLE !BUSCYC & ÍENCACHE & !BUSCYC (M/IO & ÍA31 & ÍA26 & ÍA25 6 ÍA24 & ÍA23 & ÍA22 &
ÍA21 & ÍA20 & A19 & ÍA18 & A17) vagy (M/IO & ÍA31 & ÍA26 & ÍA25 6 ÍA24 & ÍA23 & ÍA22 &
ÍA21 & ÍA20 & A19 & A18 & ÍA17) vagy (M/IO & A31) vagy (M/IO & ÍRÓMÉN & ÍA31 & ÍA26 & ÍA25 6 ÍA24 &
ÍA23 & ÍA22 & ÍA21 & ÍA20 & A19 & A18 & A17) vagy (ÍM/IO) vagy (M/IO & ÍA31 & ÍA26 & ÍA25 6 ÍA24 & A23 & CENO) • *·
A jelek definíciója:
Az alább felsorolt jeleket a következő értelemben használtuk a leírásban és az igénypontokban:
Jel | Definíció |
1 | Logikai NEM, illetve logikai Inverzió |
& | Logikai ÉS |
vagy | Logikai VAGY Szinkronozott egyenlőségjel. Ez a jel arra utal, hogy az egyenlőségjeltől balra lévő kifejezés a CPU órajel egyik élével van kapuzva. Más szavakkal, bármely adott CPU órajel periódusban az egyenlőségjel bal oldalán lévő kifejezés logikai állapota azonos az egyenlőségjel jobb oldalán lévő kifejezéssel, ha a jobb oldali kifejezés tagjai megfelelő értéket vettek fel az órajel élénél (pontosabban közvetlenül az órajel éle előtt) az órajel periódus kezdeténél. Aszinkron egyenlőségjel. Ez a jel a szokásos jelentéssel bír, azaz az egyenlőségjel bal oldalán lévő kifejezés azonos az egyenlőségjel jobb oldalán lévő kifejezéssel. Kapuzó órajel nincs |
alkalmazva.
·«»· · * * c • · · • · ·*·· ·· · <
♦ ·· · « · · • ·· ·«
-131-B TÁBLÁZAT
A jelek definiálója
Megjegyzés: | A bekezdések elején zárójelben lévő kifejezések az Intel processzorok kivezetéseit jelölik, és arra utalnak, hogy a megfelelő jel erre a processzor kivezetésre van csatlakoztatva, (pl. az ADSTS a processzor ADS kivezetésére van kötve.) |
ADSTS | (ADS) cím státusz. Aktív szint alacsony. Ez a CPU kimenet jelzi, hogy a cím és a buszciklus definídiók (azaz W/R, M/IO stb.) jelek érvényesek. |
Axx | (Axx) cím xx. A CPU xx számú címvonala. |
BCKOFF | (BOFF) Aktív szint alacsony. Ez a PÁL kimenet/CPU bemenet kényszeríti a CPU-t arra, hogy azonnal szüntesse meg a busz vezérlését, azaz hogy lebegtesse a buszt. |
BRSTLAST | (BLAST) Burst Last. Aktív szint alacsony. Ez a CPU kimenet jelzi, hogy a burst buszciklus (több ciklusos adatátvitel) befejeződött és a következő alkalommal a BRSTRDY input aktív lesz. |
BRSTRDY | (BRDY) Burst Ready. Aktív szint alacsony. Ez a PÁL kimenet/CPU bemenet jelzi, hogy a külső rendszer érvényes adatokat küldött az olvasás kérésre, |
·♦*· · · ·· ·· « ♦ · · · ♦ · • •a· ··»« · • · ·»·» · · · · · ·· · ··· ·· ··
-14- vagy adatokat fogadott el a busztól a CPU írás kérésére. Ez a jel ugyanazt a funkciót látja el egy burst ciklus alatt, mint a CPURDY a nem-burst ciklus alatt. | |
BUSCYC | Busz ciklus. Aktív szint alacsony. Ezt a jelet a PÁL generálja saját belső használatára. BUSCYC jelzi, hogy a CPU jelenleg éppen egy külső buszciklust hajt végre. |
BUSCYCDLY | A BUSCYC jel egy CPU órajellel késleltetve. |
BUSRDY | Ez a PÁL bemenet jelzi, hogy a külső rendszer érvényes adatokat küldött az olvasás kérésre, vagy adatokat fogadott el a busztól az írás kérésre. BUSRDY nem tesz különbséget a burst és nem-burst adatátvitel között. BUSRDY a CPU busz egyik vezérlő vonala. |
CACHABLE | Aktív szint alacsony. A CACHABLE jelet a PÁL generálja saját belső használatára és azt jelzi, hogy jelenleg éppen egy keselhető memóriaolvasási ciklust hajt végre a CPU. |
CENO | Ez a planár 1/0 eszköztől érkező PÁL bemenet engedélyezi a címek keselését 8 és 16 Megabájt közötti tartományban, amikor aktív (alacsony). |
CPULOCK (LOCK) Aktív színt alacsony. Ez a CPU kimenet
-15CPURDY
ENCACHE
HLDACK
HLDREQ
IDLE ···« r e » • · • ··♦ · • ·* • ·· ·· • · * · ··»4 jelzi, hogy a CPU egy olvasás-módosítás-írás ciklust hajt végre és hogy a buszt nem szabad leválasztani a CPU-ról, ha CPULOCK aktiv.
(RDY) CPU kész. Aktív szint alacsony. Ez a PÁL kimenet/CPU bemenet jelzi, hogy a külső rendszer érvényes adatokat küldött az olvasás kérésre, vagy adatokat fogadott el a busztól a CPU írás kérésére. Ez a jel ugyanazt a funkciót látja el egy nem-burst ciklus alatt, mint a BRSTRDY a burst ciklus alatt.
Ez a planár 1/0 eszköztől érkező PÁL bemenet feltétel nélkül letiltja a keselést ha magas.
Hold nyugtázás. Aktiv szint magas. Ez a PÁL kimenet jelzi a külső eszközök számára, hogy a CPU le van választva a buszról.
Kiszolgálás kérés. Aktív szint magas. Ezt a PÁL bemenő jelet egy külső rendszer aktiválja (pl. egy másik busz vezérlő), ha arra van szüksége, hogy a CPU fejezze be a busz vezérlését.
Aktív szint alacsony. Ezt a jelet a PÁL használja belső céljaira, és aktív, ha a CPU két egymást követő várakozási ciklus alatt várakozási állapotban volt.
• · · · ·*« · · • · ···* » · · · 9 •4 β ·*4 4« ··
IDLESAMP | -16- Idle minta. Aktiv szint alacsony. A PÁL a TIC fel- és lefutó élénél mintát vesz a CPU állapotáról, és ha a CPU várakozó állapotban van és a buszhoz van kapcsolva, akkor az IDLESAMP jel aktív. |
KEN | (KEN) Cache engedélyezés. Aktiv szint alacsony. Ha ez a PÁL kimenet/CPU bemenet aktív és a folyamatban lévő CPU ciklus keselhető, a folyamatban lévő ciklus egy cache sor töltő ciklusba töltődik. |
ΚΕΝΑ | Cache engedélyezés átváltás. A KEN jel egy változata. |
LOCKBUS | Aktiv színt alacsony. Ezt a jelet a PÁL és a lockbus számláló/időzítő áramkör állítja elő. Ha a CPU nem várakozik, LOCKBUS egy minimális időt állít be, ameddig a CPU a buszhoz van kapcsolva. |
LOCKEN | Lock busz engedélyezés. Ez a PÁL bemeneti jel egy külső planár I/O eszköztől származik, amelyet program vezérelhet. Aktív (magas) állapotában ez a jel engedélyezi a lockbus funkciót. |
Μ/ΙΟ | (M/IO) Memória/Input-Output. Ez a buszciklust meghatározó jel a CPU egyik kimenőjele, amely azt jelzi, hogy memória ciklus van folyamatban ha magas, és Input/Output ciklus van folyamatban ha alacsony. |
• · ···· ♦ · »· · 4 ·· · «·· ·· ···· · ·» ·
··· 4
PCD | -17- (PCD) Page Cache Disable. Aktív szint magas. Ez a CPU kimenet jelzi, hogy a jelenlegi cím belső keselése nem lehetséges. |
RÉSÉT | Aktív szint magas. Ez a bemenete kényszeríti a CPU-t arra, hogy egy adott címen és állapotban kezdje végrehajtani a programot. |
ROMÉN | Ez a planár eszköztől érkező PÁL bemenet engedélyezi a ROM címek keselését $E0000-$FFFFF tartományban, amikor aktív (magas). |
TIC | Ez egy Lockbus számláló/időzítő kimenőjel, amely mindig engedélyezve van, amikor LOCKBUS aktív (alacsony). Frekvenciája megegyezik a CPU órajel frekvencia 1/16-szorosával. |
TICDLY | Tic késlelteve. A TIC jel egy CPU órajellel késleltetve. |
TOC | Lockbus számláló/időzítő kimenet, amely a Lockbus számláló/időzítő engedélyezése után az órajelek egy meghatározott száma (pl. 32 vagy 64) elteltével vált magas szintre. Ez a jel használható a lockbus szolgáltatásnál az időkifutás jelzésére. |
W/R | (W/R) Írás/Olvasás. Ez a buszciklust meghatározó jel egy CPU kiemenő jel, amely magas állapotban írást, alacsony állapotban pedig olvasást jelöl. |
Claims (3)
- Szabadalmi igénypontok:1. Logikai áramkör mikroprocesszorhoz, amelynek busz kiszolgálás kimenete;kiszolgálás kérés bemenete; és busz lefoglaló eszköze van az említett kimenet egy meghatározott ideig inaktív állapotban tartására a kiszolgálás kérés bemenet aktív-inaktív logikai állapotváltozásának hatására.
- 2. Az 1. igénypont szerinti logikai áramkör, azzal jellemezve, hogy a busz kiszolgálás kimenetet egy meghatározott ideig inaktív állapotban tartó busz lefoglaló eszköz csak abban az esetben aktív, ha a mikroporcesszot nem várakozó állapotban van.
- 3. Az 1. vagy 2. igénypont szerinti logikai áramkör, azzal jellemezve, hogy van egy, a mikroprocesszort tartás állapotba vezérlő kimenete (BACKOFF).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/367,828 US5170481A (en) | 1989-06-19 | 1989-06-19 | Microprocessor hold and lock circuitry |
Publications (2)
Publication Number | Publication Date |
---|---|
HU903891D0 HU903891D0 (en) | 1990-11-28 |
HUT57923A true HUT57923A (en) | 1991-12-30 |
Family
ID=23448790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
HU903891A HUT57923A (en) | 1989-06-19 | 1990-06-18 | Hold and lock circuit regulating bus service for microprocessor systems |
Country Status (10)
Country | Link |
---|---|
US (1) | US5170481A (hu) |
EP (1) | EP0404413B1 (hu) |
JP (1) | JPH0664562B2 (hu) |
BR (1) | BR9002876A (hu) |
CS (1) | CS304290A2 (hu) |
DE (2) | DE4018481A1 (hu) |
HU (1) | HUT57923A (hu) |
PE (1) | PE8691A1 (hu) |
PL (1) | PL164259B1 (hu) |
RU (1) | RU2067314C1 (hu) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1241318B (it) * | 1990-11-19 | 1994-01-10 | Olivetti & Co Spa | Dispositivo di indirizzamento di memoria |
JPH04271453A (ja) * | 1991-02-27 | 1992-09-28 | Toshiba Corp | 複合電子計算機 |
TW234178B (hu) * | 1991-05-28 | 1994-11-11 | Ibm | |
CA2067599A1 (en) * | 1991-06-10 | 1992-12-11 | Bruce Alan Smith | Personal computer with riser connector for alternate master |
US5325535A (en) * | 1991-06-21 | 1994-06-28 | Compaq Computer Corp. | Lock signal extension and interruption apparatus |
US5430860A (en) * | 1991-09-17 | 1995-07-04 | International Business Machines Inc. | Mechanism for efficiently releasing memory lock, after allowing completion of current atomic sequence |
DE69230428T2 (de) * | 1991-09-27 | 2000-08-03 | Sun Microsystems, Inc. | Verklemmungserkennung und Maskierung enthaltende Busarbitrierungsarchitektur |
US5239631A (en) * | 1991-10-15 | 1993-08-24 | International Business Machines Corporation | Cpu bus allocation control |
US5473761A (en) * | 1991-12-17 | 1995-12-05 | Dell Usa, L.P. | Controller for receiving transfer requests for noncontiguous sectors and reading those sectors as a continuous block by interspersing no operation requests between transfer requests |
US5577214A (en) * | 1992-05-18 | 1996-11-19 | Opti, Inc. | Programmable hold delay |
JPH0660015A (ja) * | 1992-06-08 | 1994-03-04 | Mitsubishi Electric Corp | 情報処理装置 |
US5553248A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal |
US5553310A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems |
US5426740A (en) * | 1994-01-14 | 1995-06-20 | Ast Research, Inc. | Signaling protocol for concurrent bus access in a multiprocessor system |
US5533204A (en) * | 1994-04-18 | 1996-07-02 | Compaq Computer Corporation | Split transaction protocol for the peripheral component interconnect bus |
US5758170A (en) * | 1995-03-20 | 1998-05-26 | Dell Usa, L.P. | System for preventing corruption during CPU reset |
US5892954A (en) * | 1995-07-07 | 1999-04-06 | Sun Microsystems, Inc. | Method and apparatus for refreshing file locks to minimize conflicting accesses to data files |
JPH10134008A (ja) * | 1996-11-05 | 1998-05-22 | Mitsubishi Electric Corp | 半導体装置およびコンピュータシステム |
US6633938B1 (en) * | 2000-10-06 | 2003-10-14 | Broadcom Corporation | Independent reset of arbiters and agents to allow for delayed agent reset |
KR100767335B1 (ko) * | 2006-12-13 | 2007-10-17 | 이노필터 주식회사 | 도로 매립형 발광표지장치 |
US9043401B2 (en) * | 2009-10-08 | 2015-05-26 | Ebay Inc. | Systems and methods to process a request received at an application program interface |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4547849A (en) * | 1981-12-09 | 1985-10-15 | Glenn Louie | Interface between a microprocessor and a coprocessor |
US4719567A (en) * | 1982-04-29 | 1988-01-12 | Motorola, Inc. | Method and apparatus for limiting bus utilization |
JPS6019269A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | 高速デ−タ転送方式 |
US4611297A (en) * | 1983-08-18 | 1986-09-09 | Pitney Bowes Inc. | Bus grant circuit |
JPS6191752A (ja) * | 1984-10-11 | 1986-05-09 | Nec Corp | マイクロコンピユ−タ |
US4779089A (en) * | 1985-11-27 | 1988-10-18 | Tektronix, Inc. | Bus arbitration controller |
US4787032A (en) * | 1986-09-08 | 1988-11-22 | Compaq Computer Corporation | Priority arbitration circuit for processor access |
US4987529A (en) * | 1988-08-11 | 1991-01-22 | Ast Research, Inc. | Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters |
-
1989
- 1989-06-19 US US07/367,828 patent/US5170481A/en not_active Expired - Fee Related
-
1990
- 1990-06-09 DE DE4018481A patent/DE4018481A1/de active Granted
- 1990-06-11 DE DE69030688T patent/DE69030688T2/de not_active Expired - Fee Related
- 1990-06-11 EP EP90306342A patent/EP0404413B1/en not_active Expired - Lifetime
- 1990-06-18 RU SU904830111A patent/RU2067314C1/ru active
- 1990-06-18 HU HU903891A patent/HUT57923A/hu unknown
- 1990-06-18 BR BR909002876A patent/BR9002876A/pt not_active Application Discontinuation
- 1990-06-18 PE PE1990170912A patent/PE8691A1/es unknown
- 1990-06-19 PL PL90285685A patent/PL164259B1/pl unknown
- 1990-06-19 CS CS903042A patent/CS304290A2/cs unknown
- 1990-06-19 JP JP2158857A patent/JPH0664562B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0404413A2 (en) | 1990-12-27 |
EP0404413B1 (en) | 1997-05-14 |
DE69030688D1 (de) | 1997-06-19 |
EP0404413A3 (en) | 1992-04-01 |
DE4018481C2 (hu) | 1991-08-08 |
DE4018481A1 (de) | 1990-12-20 |
BR9002876A (pt) | 1991-08-20 |
US5170481A (en) | 1992-12-08 |
PL164259B1 (pl) | 1994-07-29 |
JPH0330045A (ja) | 1991-02-08 |
DE69030688T2 (de) | 1997-11-13 |
HU903891D0 (en) | 1990-11-28 |
PE8691A1 (es) | 1991-03-22 |
RU2067314C1 (ru) | 1996-09-27 |
CS304290A2 (en) | 1991-11-12 |
JPH0664562B2 (ja) | 1994-08-22 |
PL285685A1 (en) | 1991-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
HUT57923A (en) | Hold and lock circuit regulating bus service for microprocessor systems | |
EP0629955B1 (en) | Arbitration logic for multiple bus computer system | |
EP0628914B1 (en) | System direct memory access (DMA) support logic for PCI based computer system | |
US5621897A (en) | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols | |
US5761450A (en) | Bus bridge circuit flushing buffer to a bus during one acquire/relinquish cycle by providing empty address indications | |
US5708849A (en) | Implementing scatter/gather operations in a direct memory access device on a personal computer | |
US5006982A (en) | Method of increasing the bandwidth of a packet bus by reordering reply packets | |
US5867675A (en) | Apparatus and method for combining data streams with programmable wait states | |
US5555413A (en) | Computer system and method with integrated level and edge interrupt requests at the same interrupt priority | |
EP0450233A2 (en) | Bus access for digital computer system | |
US5507002A (en) | Peripheral component interconnect special cycle protocol using soft message IDS | |
EP0288607A1 (en) | Computer system having a multi-channel direct memory access arbitration | |
EP0870239A1 (en) | Burst-broadcasting on a peripheral component interconnect bus | |
EP0872799A2 (en) | PCI bus System | |
US7171509B2 (en) | Method and apparatus for host messaging unit for Peripheral Component Interconnect busmaster devices | |
US5649209A (en) | Bus coupling information processing system for multiple access to system bus | |
KR20020008955A (ko) | 버스 시스템 및 그 실행 순서 조정방법 | |
USRE40261E1 (en) | Apparatus and method of partially transferring data through bus and bus master control device | |
US6026455A (en) | Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system | |
US5097483A (en) | Tri-statable bus with apparatus to drive bus line to first level and then second level for predetermined time before turning off | |
US20070028011A1 (en) | Ubs host controller with dma capability | |
US6801972B2 (en) | Interface shutdown mode for a data bus slave | |
EP1627312B1 (en) | Usb host controller with dma capability | |
KR930004910Y1 (ko) | 다중처리기 시스템에서의 데이터버스 중재기 | |
US20030182486A1 (en) | Demand DMA |