JP2782367B2 - 低電力モードを有するデジタル計算システム - Google Patents

低電力モードを有するデジタル計算システム

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JP2782367B2 JP1292097A JP29209789A JP2782367B2 JP 2782367 B2 JP2782367 B2 JP 2782367B2 JP 1292097 A JP1292097 A JP 1292097A JP 29209789 A JP29209789 A JP 29209789A JP 2782367 B2 JP2782367 B2 JP 2782367B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的に低電力モードを有するデジタル計
算システムに関する。さらに詳しくは、本発明は、低電
力モードから脱出するための条件に関する状態情報を通
報することによって低電力モードに入る準備を行うデジ
タル計算システムに関する。
（従来技術） デジタル計算システム、特に集積回路計算システム
は、一般的に処理の行われていない期間中は低電力モー
ドに切り替わる能力を有し、したがって種々のサブシス
テムは電力消費を抑えるために停止される。通常、予め
決定された外部事象の発生によって、通常の処理に復帰
するためシステムは低電力モードから「覚醒」させられ
る。
いずれも本発明の譲受人に譲渡された米国特許第4,75
8,559号および第4,758,945号に、２つの利用可能な低電
力モードの１つに切り替えることによって特定のソフト
ウエア命令に対応するデジタル計算システムの例が開示
されているう。ここに記述するシステムは、アメリカ合
衆国テキサス州オースティンのモトローラ社からMC1468
05と指定された集積回路として入手可能である。開示さ
れた２つの利用可能な低電力モードはいずれも、リセッ
トまたは割り込みイベントによって終了させることがで
きる。割り込みイベントの場合、マスク可能な割り込み
イベントが低電力モードを終了させるためには、ある種
の割り込みがシステムによって認識されることを防止し
ているマスク・ビットがクリアされなくてはならない。
上述の特許は、従来の「手作業で組み込まれる」集積
回路の設計の方法論に適したシステムを述べている。し
かし、集積回路計算システムが特注システムのより迅速
な設計を可能にするために「モジュラー」設計の方法論
に向かって移行するにしたがって、いくつかのリセット
回路および割り込み制御回路が中央処理装置の論理的か
つ物理的な近傍から取り除かれる可能性がある。この場
合、低電力モードを終了させるために従来周知の技術を
変更する必要がある。
（発明が解決しようとする課題） したがって、本発明の目的は、低電力モードを有する
改良デジタル計算システムを提供することであり、この
場合、低電力モードに切り替わる前にこの低電力モード
の終了条件に関する情報が通信される。
（課題を解決するための手段） 本発明のこれらおよびその他の目的は、クロック信号
に同期してソフトウエア命令を実行するデジタル計算シ
ステムによって達成され、少ないエネルギ消費の状態に
切り替えるための装置は、複数のイベントのいずれが、
システムにエネルギ低消費状態を終了させる能力を有す
るべきかを決定する情報を記憶する記憶手段、予め決定
されたソフトウエア命令の１つを複号し、これを応答し
て制御信号を発生する命令復号手段、および命令復号手
段と通信バスに結合され命令復号手段からの制御信号を
受信すると共に記憶手段に記憶された情報を有する予め
決定された信号を通信バス上に載置するバス制御手段を
具備する。
本発明のこれらおよびその他の目的並びに利点は、図
面と共に以下の詳細な説明によって当業者に明らかとな
る。
（実施例） 「肯定する」、「肯定」、「否定する」および「否
定」という用語は、「能動的Ｈ（active high）」およ
び「能動的Ｌ（active low）」が混在した信号を取り扱
う場合、混乱を避けるために使用される。「肯定する」
および「肯定」は、信号が能動すなわち論理的に真であ
ることを示すために使用される。「否定する」および
「否定」は、非能動すなわち論理的に偽であることを示
すために使用される。さらに、「セット」および「クリ
ア」という用語は、状態ビットまたは同様の装置を論理
的に真または論理的に偽の状態にする場合にそれぞれ使
用する。
第１図は、本発明の特定の実施例による集積回路計算
システムを示す。マイクロコンピュータ10は、中央処理
装置（CPU）11、モジュール間バス（IMB）12、シリアル
通信インタフェース13、基板に搭載された（on−boar
d）メモリ14、タイマ・モジュール15およびシステム統
合モジュール（SIM）16を具備する。以下に詳しく説明
されるように多重データ、アドレス、および制御信号線
を備えたモジュール間バス12は、マイクロコンピュータ
10のその他の構成要素の各々の間に接続され、これらの
間で通信を行う。シリアル・インタフェース13は、幾つ
かのシリアルI/Oピンによってマイクロコンピュータ10
と外部装置およびシステムとの間における同期および
（または）非同期シリアル・データの転送を行なう。メ
モリ14は、マイクロコンピュータ10に有用なソフトウエ
ア命令および他のデータのための記憶場所を提供する。
タイマ・モジュール15は、入力の捕捉、出力の比較等の
ような種々のタイミング機能を幾つかのタイマ・ピンに
よって提供し、インターフェース17によってメモリ14に
接続されている。SIM16は、IMB12と外部バスとの間のイ
ンターフェースを提供し、これの詳細は以下で説明し、
またクロック信号の発生および分配のようなある種のシ
ステム機能も提供する。
以下に掲載する表は、全てのIMB12線およびSIM16に接
続される外部バスに対する信号の定義を示す。これらの
バスは両方とも並列通信バスである。
表の信号方向はCPU11に関して記載されていることに
注意すること。
上記で＊印によって示されたピン、アドレス・ピンA1
9〜A23、機能コード・ピンFC0〜FC2、バス要求ピンBR、
バス許可ピンBG、およびバス許可認識ピンBGACKは、ま
たプログラム可能なチップ選択ピンとして使用可能であ
る。マイクロコンピュータ10のこの機能は、本発明の理
解とは無関係である。信号の方向は、マイクロコンピュ
ータ10に関して記載されている。
SIM16の機能の中には、CPU11によって開始されるバス
周期がいつマイクロコンピュータ10の外部装置に向けら
れるか決定する機能がある。これは、SIM16が外部バス
で適当なバス周期を実行し、また内部バス周期と外部バ
ス周期との間を仲介する場合に相当する。さらに、SIM1
6は、外部バスを介してマイクロコンピュータ10の内部
モジュールに向けられる内部バス周期を表示する能力を
有する。この機能は、特にデバッグおよび開発目的に有
用である。
第２図は、非常に簡略化した形で、第１図のCPU11の
内部構造を示す。基本的には、CPU11は、マイクロマシ
ン20、実行ユニット21、１組のレジスタ22およびバス・
インタフェース23を備えている。マイクロマシン20は、
インタフェース23および実行ユニット21と双方向で接続
される。レジスタ22および実行ユニット21は、ここでは
示されていない内部バス等によって互いに接続される。
実行ユニット21は、またインタフェース23にも双方向で
接続される。インタフェース23は、IMB12を構成するア
ドレス、データ、および制御信号に接続される。
マイクロマシン20は、命令が実行されるシーケンスを
決定すること、命令がメモリ（メモリ・モジュール14ま
たは外部メモリいずれか）から呼び出された後インタフ
ェース23からこの命令を受信すること、インタフェース
23に命令の呼出しおよびオペランドの読出しまたは書込
み周期（サイクル）を行うよう命令すること、および実
行ユニット21を制御する場合に使用するために命令を複
数の制御信号に復号することを担当する。マイクロマシ
ン20の命令シーケンスの機能の一部として、これは例外
処理を行い、これにはIMB12からインタフェース23を介
して受信される割り込み要求を承認するか否かを決定す
る機能が含まれる。実行ユニット22は、マイクロマシン
20によって受信された命令の中に符号化された論理、演
算および他の機能の実際の実行を担当する。レジスタ22
は、実行ユニット21に対する種々の入力および実行ユニ
ット21の動作結果を記憶する。IMBインタフェース23
は、IMB12に対するマスター専用インタフェースであ
る。すなわち、IMBインタフェース23はIMB12の読出しお
よび書込み周期を開始でき、他のマスターがこの周期を
開始することを可能にするが、他のバス・マスターによ
って開始されたIMB12の読出しまたは書込み周期のいず
れにも応答することはできない。
次に、第３図は、第２図に示すレジスタ22を詳細に示
す。レジスタ22は、D0〜D7と称する８つの32ビットのデ
ータ・レジスタ、A0〜A6と称する７つの32ビットのアド
レス・レジスタ、USP（ユーザ用スタック・ポインタ）
およびSSP（管理者用スタック・ポインタ）とそれぞれ
称する２つのスタック・ポインタ、PCと称する１つの32
ビットのプログラム・カウンタ、SRと称する１つの16ビ
ットのステイタス・レジスタ、SFC（ソース機能コード
用）およびDFC（行き先用機能コード用）とそれぞれ称
する２つの３ビットの機能コード・レジスタ、およびVB
Rと称する１つの32ビットのベクトル・ベース・レジス
タ、を具備する。これらの２つのスタック・ポインター
は、それぞれ記号A7およびA7′で交互に参照される。
また、レジスタ22は、CPU11のプログラム用モデルと
称するものを備えている。ここで図示するプログラマ用
モデルは、テキサス州オースティンにあるモトローラ社
から供給されるマイクロプロセッサの68000ファミリー
のマイクロプロセッサの全ての使用者にとって周知のも
のである。
本発明の目的のためには、ステイタス・レジスタSRの
８〜10ビットのみが特に関連している。I0、I1およびI2
とそれぞれ称するこれらのビットは、割り込みマスクを
備えている。これらの３つのビットは、８つの異なった
割り込みマスクの設定に符号化でき、優先化した割り込
み承認機構の実行に関与する。基本的に、全ての割り込
みソースは、内部であれ外部であれ、自分の現在の割り
込み優先順位（レベル）の設定を割り込み要求の肯定と
関連してCPU11に明らかにしなくてはならない。もし要
求している割り込みソースが、ステイタス・レジスタの
８ないし10ビット中で符号化されている現在のマスク値
よりも高い優先順位に設定されていれば、この割り込み
は承認される。もし優先順位の値がマスクの値と等しい
か、またはこれ以下の場合（レベル７の割り込みの場合
を除く） この割り込みは承認されない。以下の表３は、割り込み
マスクの符号化計画を示す。
この割り込み要求の優先順位は、７つの割り込み要求
線▲▼ないし▲▼のレベルによって決
定される。優先順位設定７を有する割り込みソースは、
割り込み要求を発生するために▲▼を使用し、
優先順位設定６を有する割り込みソースは、割り込み要
求を発生するために▲▼を使用する等である。
通常の動作状態では、すべての割り込み要求はCPU11
に通知される。CPU11の内部の割り込みロジックは、各
割り込み要求の優先順位をそれの現在のマスク設定と比
較し、もし適当であれば、例外処理シーケンスを開始す
る。
IMB12の通常の読出しおよび書込み周期は、第４図を
参照して説明され、この図はこれらの周期を示すタイミ
ング・チャートである。図示の信号はIMB12の信号であ
る。外部バスに規定された信号は、基本的にはここに説
明したものと同様である。IMB12の基本的な内部読出し
および書込み周期（すなわち、マイクロコンピュータ10
の内部モジュールの１つに向けられたサイクル）は、そ
れぞれCLOCKの全２周期に渡って、すなわちマスタ・シ
ステム・クロック信号で発生する。基本的なバス周期の
間に発生するこれらのCLOCKの４つの相、すなわち合い
印は、１ないし４と番号がつけられ、バス周期の４つの
状態に対応する。
内部読出し周期は、状態４の期間に▲▼の肯定
と共に開始される。バス・マスタはまたこの時点で、▲
▼を否定するとともにアドレスおよび機能コ
ードを駆動する。この期間に、IMB12は▲▼、▲
▼、および▲▼を予めチャージする。
次のクロック相、すなわち状態１の期間に、このバス
・マスタは▲▼を肯定し、この周期に対応するスレ
ーブは▲▼を肯定する。また、IMB12は、状態
１の期間にデータ線および▲▼を予めチャージす
る。状態２の始めにおいて、バス・マスタは▲▼を
肯定する。スレーブは状態２が始まるのと同時に、初期
にデータ線の駆動を開始してもよい。
スレーブは、状態３の期間中に▲▼または
適切なエラー信号を肯定することによってバス周期に対
応しなければならない。マスターは状態３の終了時に▲
▼およびエラー信号をサンプリングし、もし
いずれも肯定されていない場合、マスターは待機状態
（３＊で示す）を挿入し、この後再び▲▼お
よびエラー信号をサンプリングするために状態３に戻
る。
状態４の開始までに、このスレーブはデータ線の駆動
を開始していなくてはならず、▲▼の肯定を
中止する。これで基本的な内部読込み周期を完了する。
基本的な内部書込み周期は、上記の周期に類似してい
るが、▲▼は状態４で肯定されバス・マスタ
ーは状態２の始まりにデータを駆動する点が異なる。こ
れ以外は、書込み周期は読出し周期と同一である。
基本的な外部読出しおよび書込み周期は、基本的に対
応する内部周期と同様であるが、各周期における待機状
態（３＊状態）の挿入は異なる。この挿入は、より遅い
外部バスが自分の周期を完了する間におけるIMB周期の
終了を「防ぐ」ためにSIM16によって行われる。この外
部バスは５つの基本的な周期状態を有する。
低電力モードはマイクロコンピュータ10用に決定さ
れ、これはCPU11による特定の命令LPSTOPの実行によっ
て開始される。この命令は、３つのワード（合計48ビッ
ト）を有する。最初の２つのワードは、LPSTOP命令（オ
プコード）を確認する特定のビットを有し、第３のワー
ドは直接の（immediate）データを有する。LPSTOP命令
が受信されマイクロ・マシン20（第２図）によって復号
された場合、多数の制御信号が発生され、これらは実行
ユニット21およびバス・インタフェイス23にある種のタ
スクを実行させる。第１に、１つまたはそれ以上の制御
信号が発生され、これによって実行ユニット21はLPSTOP
命令の直接のデータ部分をステイタス・レジスタSRに載
置する。これは割り込みマスク・ビット（ステイタス・
レジスタにおける他の制御および条件コード・ビットと
共に）を直接のデータ領域で示される値に再設定する効
果がある。次に、１つまたはそれ以上の制御信号が発生
されると、プログラム・カウンタがインクリメントさ
れ、次に取り出す命令の位置を示すようにされる。最後
に、１つまたはそれ以上の制御信号が発生されると、こ
れによって、バス・インタフェイス23が特別のバス周
期、すなわちLPSTOP周期を実行する。
このLPSTOP周期は、基本的には、上述のような通常の
内部書込み周期である。LPSTOP周期は、機能コード信号
（FC0ないしFC2）とある種のアドレス信号（A16ないしA
19）の値によって他の書込み周期と異なることが識別さ
れる。
この機能コード信号は、CPU11によって開始される各
読出しまたは書込み周期を幾つかの可能なアドレス空間
の１つにアドレスされるものとして識別する。これらの
種々のアドレス空間および機能コード信号の符号化され
たものは表４に示される。
LPSTOP周期の場合、機能コード信号は、すべて１に等
しく、これをCPUスペース周期とする。他に幾つかのCPU
スペース周期（例えば、区切り点および割り込み承認）
があり、したがってアドレス線A16ないしA19は、CPUス
ペース周期を相互に識別するために使用される。LPSTOP
周期の場合、A19およびA18は０に等しく、A16およびA17
は１に等しい。
このLPSTOP周期は特別のレジスタ・アクセス周期の１
例である。すべての特別なレジスタ・アクセス周期は上
述の機能コードおよびA16ないしA19の符号化したものを
有する。下位の16のアドレス信号は、いずれの特別のレ
ジスタがアクセスされているかを示す。この好適な実施
例では、実施された特別のレジスタはSIM16における割
り込みマスク・レジスタのみであり、これはLPSTOP周期
の目的地である。一般に、アドレス信号A12ないしA15は
チップを識別し、信号A8ないしA11はモジュールを識別
し、およびA0ないしA7は特別のレジスタ・アクセス周期
の標的である特別なレジスタを識別する。この好適な実
施例では、信号A0ないしA15はLPSTOP周期の場合すべて
１に等しい。
データ・バスの下位の３つの線（DATA0ないしDATA2）
は、LPSTOP周期の間ステイタス・レジスタ（I0〜I2）の
ビット８ないし10と通信を行うために使用される。SIM1
6は自己の割り込みマスク・レジスタ中に割り込みマス
ク・ビットを記憶することによってLPSTOP周期に応答す
る。
LPSTOP周期は、主として内部モジュールに低電力モー
ドの入力が差し迫っていることを告知し、かつSIM16に
割り込みマスク・ビットを通信しようとするものであ
る。しかし、マイクロコンピュータ10の外部装置もまた
低電力モードの到来を告知される必要のある可能性があ
る。したがって、LPSTOP周期が実行中の場合、もし外部
バスが外部バス・マスタに制御されていなければ、LPST
OP周期は、SIM16によって外部バスで実行され、その結
果、もし必要なら、外部装置は低電力モード対して準備
を行うことが可能である。
割り込みマスク・ビットの記憶以外に、SIM16はIMBク
ロック信号、CLOCKを停止させることによってLPSTOP周
期に対応する。CPU11およびマイクロコンピュータ10の
他の全ての内部モジュールは、CLOCKを基本的な内部タ
イミングの唯一のソースとして使用する。したがって、
CLOCKが停止した場合、これら全てのモジュールもまた
停止する。これは電力消費を大巾に削減する。SIM16は
自分自身で使用するためにクロック信号を引き続き発生
し、低電力モードの間も「覚醒した」状態を保持する。
低電力モードの期間、外部から供給されるクロック信号
CLKは、CPU11に制御されてSIM16内に設定される制御ビ
ットの状態によって、停止してもしなくてもよい。
低電力モードを終了させることのできる事象はリセッ
ト（予め決められた期間Ｌになっている▲▼
ピンを有する外部装置）およびSIM16の割り込みマスク
・レジスタに記憶された割り込みマスク・ビットによっ
てマスクされない程度に十分な高さのある優先順位を有
する割り込みである。SIM16以外のの内部モジュールは
全て低電力モードの期間は停止されるので、いずれのモ
ジュールも低電力状態を終了させる割り込み信号を発生
できない。しかし、SIM16自身は割り込みを発生するこ
とのできるある種のモニター（例えば、ウオッチドッグ
・タイマ、周期的割り込み回路等）を有し、SIM16は低
電力モードの期間能動状態にあるので、低電力モードを
終了させる割り込みがマイクロコンピュータ10内で発生
することが可能である。上述の特定の実施例の場合、SI
M16内の割り込みソースの中で、周期的割り込み回路の
みが低電力モードの期間中能動状態にある。勿論、外部
回路が割り込みのソースになることもまた可能である。
動作が低電力モードの間、SIM16は単にリセットまた
は割り込み事象いずれかを待つだけである。いずれのリ
セット事象でもSIM16はCLOCK信号を再発生し、▲
▼信号を肯定して、通常のプログラムの実行を再開
する。LPSTOP周期によってSIM16へ通された割り込みマ
スク・ビットによってマスクされるレベルを超えるのに
十分なだけ高い優先順位を有する割り込み事象ならいず
れでも、低電力モードからの離脱を可能にする。割り込
みの場合は、SIM16はCLOCKを再発生し、IMB12の▲
▼ないし▲▼線でCPU11へ割り込み要求を
引き渡す。CPU11は、他のこのようないずれの要求に対
すると同様、この割り込み要求に応答して適切な例外処
理ルーチンを実行し、低電力モードを開始したLPSTOP命
令に続く命令による通常のプログラム実行に戻る。
LPSTOP命令の実行に続く電力が低下した状態の期間以
外は、SIM16内の割り込みマスク・レジスタは無視され
る。内部で発生された全ての割り込みは、IMB12を介し
て直接CPU11に送られる。CPU11は、割り込み信号が承認
されるか否か決定するのに必要な比較を行う。外部で発
生された全ての割り込みは、SIM16によって外部バス割
り込み線から直接IMB12の割り込み線に無条件で送られ
る。
低電力モード終了論理をCPUの通常のリセットおよび
割り込み論理から切り離すと、低電力モードの期間CPU
を完全に停止させることができ、したがってかなりの電
力を節約する。システム統合モジュールに別個にマスク
レベルの比較を行なわせることによって、低い優先順位
の割り込みが完全に無視され、比較を行うためCPUを
「覚醒」させる必要性をなくする。本発明は、割り込み
マスクの設定が低電力モードからの離脱の重大な決定要
因であるこのような態勢に限定されるものではない。こ
れは、中央処理装置が通常行う他の条件付きの評価でも
よいが、低電力モードの動作期間にシステムのいずれか
他の部分で好適に行われる。さらに、上述のLPSTOP周期
の詳細は、本発明の機能にとって重要ではない。それに
より低電力モードからの離脱が中央処理装置から低電力
状態の期間能動状態にあるシステムのある部分へ資格付
けられるいずれの通信手段でも開示したLPSTOPバス・サ
イクルにとって代わることができる。
本発明は特定の実施例を参照して示され説明されてき
たが、開示された実施例の種々の変形が可能であり、こ
れらは本発明の精神と範囲を逸脱することのないことを
当業者は理解する。例えば、本発明はあるモジュールを
備えたマイクロコンピュータの関係において開示された
が、これらのモジュールはいずれも異なった機能性を有
する他のモジュールと置き換えてもよい。さらに、この
好適な発明の中央処理装置はマイクロコード化された機
械であるが、本発明は、ハードワイヤ式装置でも容易に
実行可能である。さらに、上述の特定の実施例は、クロ
ック信号のソースにおいてこれらの信号の発生を停止さ
せることによってクロック信号の停止を実行する。他の
実施例では、低電力モード期間中クロック信号の発生お
よび分配を継続すると共にまたLPSTOP制御信号も発生
し、これは全ての内部モジュールへ分配されるものとす
ることができる。各モジュールにおいて、論理回路は、
クロック信号を阻止することによってモジュールを停止
させること、またはクロック信号を阻止しないことによ
ってモジュールを低電力モード期間中も動作させ続ける
ことによって、LPSTOP制御信号に応答する。この他の実
施例は、低電力モード期間中電力消費を増加させるが、
低電力モード期間中に幾つかのモジュールに動作を継続
させることによって柔軟性が高くなる。
【図面の簡単な説明】
第１図は、本発明の特定の実施例による集積回路デジタ
ル計算システムのブロック図である。 第２図は、第１図に示す計算システムの中央処理装置の
ブロック図である。 第３図は、第２図に示す中央処理装置のレジスタのセッ
トを示す説明図である。 第４図は、第２図に示す中央処理装置によって実行され
る幾つかのバスサイクルを示すタイミング・チャートで
ある。 （主要符号の説明） 10……マイクロコンピュータ、 11……中央処理装置（CPU）、 12……モジュール間バス（IMB）、 13……通信インタフェース、 14……オンボードメモリ、 15……タイマ・モジュール、 16……システム統合モジュール（SIM）、 20……マイクロ・マシン、 21……実行ユニット、 22……レジスタの組、 23……バス・インタ−フェース。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ピー・ダン アメリカ合衆国テキサス州 78737、オ ースチン、グラナダ・ヒルズ・ドライブ 9206 (72)発明者 ブラドレイ・ジー・バージス アメリカ合衆国テキサス州 78749、オ ースチン、カナ・クーブ 5014エー (56)参考文献 特開 昭58−222349（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/04 G06F 15/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路計算システムにおいて、 （ａ）中央処理ユニットであって、さらに、 クロック信号入力端子、 割込み信号入力端子、 割込みマスク値を格納するための第１のレジスタ手段、 前記クロック信号入力端子から規則的かつ周期的なクロ
    ック信号を受けるよう結合され前記割込み信号入力端子
    において受信した割込み信号の優先度レベルを前記割込
    みマスク値と比較する第１の比較手段であって、該第１
    の比較手段は規則的かつ周期的なクロック信号が前記ク
    ロック信号入力端子において受信されている間のみ機能
    するもの、 前記クロック信号入力端子において規則的かつ周期的な
    クロック信号が受信されている間のみ命令を実行しかつ
    前記クロック信号入力端子において規則的かつ周期的な
    クロック信号が受信されていない間は命令を実行しない
    実行手段であって、該実行手段はさらに第１の命令を実
    行しかつ該第１の命令が実行された場合にのみ第１の制
    御信号を発生する手段を具備するもの、そして アドレス端子およびデータ端子を含む複数のバスインタ
    フェース端子を有するバスインタフェース手段であっ
    て、該バスインタフェース手段は前記実行手段から前記
    第１の制御信号を受信するよう結合され、前記バスイン
    タフェース手段は前記第１の制御信号が前記実行手段か
    ら受信された場合にのみ前記複数のバスインタフェース
    端子の一部に対し前記割込みマスク値を示す信号を与え
    るもの、 を具備する前記中央処理ユニット、 （ｂ）前記中央処理ユニットのバスインタフェース手段
    のアドレス端子に結合されたアドレスラインを有しかつ
    前記中央処理ユニットのバスインタフェース手段のデー
    タ端子に結合されたデータラインを有する内部バス、 （ｃ）前記内部バスのアドレスラインおよびデータライ
    ンにそれぞれ結合された内部アドレス端子および内部デ
    ータ端子を含む第１の複数のバスインタフェース端子を
    有し、かつ前記集積回路計算システムを前記集積回路計
    算システムの外部の装置に結合するための複数の外部イ
    ンタフェース端子を有する集積モジュールであって、さ
    らに 前記集積モジュールの第１のクロック信号出力端子に結
    合されたクロック信号発生手段であって、前記集積モジ
    ュールの前記第１のクロック信号出力端子は前記中央処
    理ユニットの前記クロック信号入力端子に結合され、前
    記クロック信号発生器はさらに規則的かつ周期的なクロ
    ック信号を前記集積モジュールの前記第１のクロック信
    号出力端子にかつ、それによって、前記中央処理ユニッ
    トの前記クロック信号入力端子に提供し、かつ前記中央
    処理ユニットの前記バスインタフェース手段が前記割込
    みマスク値を示す信号を前記複数のバスインタフェース
    端子の前記一部に与えた場合に前記規則的かつ周期的な
    クロック信号を前記集積モジュールの前記第１のクロッ
    ク信号出力端子に提供するのを停止し、かつ第２の制御
    信号が受信されたときに前記集積モジュールの前記第１
    のクロック信号出力端子に前記クロック信号を提供する
    のを再開する手段を具備するもの、 前記集積モジュールの前記第１の複数のバスインタフェ
    ース端子に結合され、前記第１の制御信号に応答しての
    み、前記第１の複数のバスインタフェース端子から前記
    割込みマスク値を示す信号を受信しかつその後前記割込
    みマスク値を示す信号を記憶する第２のレジスタ手段、 割込み信号の優先度レベルを前記第２のレジスタ手段に
    記憶された前記信号と比較しかつ割込み信号の優先度レ
    ベルを前記第２のレジスタ手段に記憶された信号と比較
    した結果に基づき前記第２の制御信号を前記クロック信
    号発生器に条件的に提供する第２の比較手段であって、
    該第２の比較手段は前記中央処理ユニットの前記バスイ
    ンタフェース手段が前記割込みマスク値を示す信号を前
    記中央処理ユニットの前記複数のバスインタフェース端
    子の前記一部に与えた後にのみかつ前記第２の制御信号
    が生成されるまで作動するもの、 を具備する前記集積モジュール、 を具備することを特徴とする集積回路計算システム。
  2. 【請求項２】さらに、 前記集積モジュールの前記第１のクロック信号出力端子
    に結合されたクロック信号入力端子を有しかつ前記中央
    処理ユニットの前記割込み信号入力端子に結合された割
    込み信号出力端子を有する少なくとも１つのモジュー
    ル、 を具備することを特徴とする請求項１に記載の集積回路
    計算システム。
  3. 【請求項３】前記集積モジュールはさらに、 前記複数の外部インタフェース端子の内の１つから割込
    み信号を受けるための第１の手段、 前記第１の手段に結合され前記中央処理ユニットの前記
    割込み信号入力端子に前記第１の手段によって受信され
    た割込み信号を提供する第２の手段、そして 前記第１の手段に結合され前記第２の比較手段に前記第
    １の手段によって受信された割込み信号を提供するため
    の第３の手段、 を具備することを特徴とする請求項２に記載の集積回路
    計算システム。
  4. 【請求項４】前記集積モジュールはさらに、 前記クロック信号発生器からクロック信号を受けるよう
    結合され割込み信号を前記中央処理ユニットの前記割込
    み信号入力端子におよび前記第２の比較手段に提供する
    ための割込み信号発生手段、 を具備することを特徴とする請求項２に記載の集積回路
    計算システム。
  5. 【請求項５】デジタル計算システム（10）において特定
    の命令を実行する方法であって、前記デジタル計算シス
    テム（10）は通信バス（12）によって結合された中央処
    理ユニット（11）および集積モジュール（16）を有し、
    前記中央処理ユニットは割込みマスク値を記憶するため
    の記憶回路（22）を有し、前記方法は、 前記中央処理ユニット（11）が前記特定の命令を受信す
    る段階、 前記中央処理ユニット（11）が前記特定の命令をデコー
    ドする段階、そして 前記中央処理ユニット（11）が前記特定の命令の実行の
    間に書込みバスサイクルを開始する段階、 を具備し、前記方法はさらに、 前記書込みバスサイクルの間に前記通信バス（12）によ
    って前記割込みマスク値および所定の信号を前記中央処
    理ユニット（11）から前記集積モジュール（16）に転送
    する段階、そして 前記通信バス（12）から前記割込みマスク値および前記
    所定の信号を受信したことに応じて前記集積モジュール
    （16）がクロック信号を前記中央処理ユニット（11）に
    提供するのを停止する段階、 を具備することを特徴とするデジタル計算システム（1
    0）において特定の命令を実行する方法。
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