JPH07311685A - コンピュータシステムおよびコンピュータシステムのためのシステム管理割込源 - Google Patents
コンピュータシステムおよびコンピュータシステムのためのシステム管理割込源Info
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- JPH07311685A JPH07311685A JP7015163A JP1516395A JPH07311685A JP H07311685 A JPH07311685 A JP H07311685A JP 7015163 A JP7015163 A JP 7015163A JP 1516395 A JP1516395 A JP 1516395A JP H07311685 A JPH07311685 A JP H07311685A
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- system management
- computer system
- management interrupt
- microprocessor
- configuration register
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 ソフトウェアから独立して周期的システム管
理割込を自動的に発生できる周期的システム管理割込源
を含むコンピュータシステムを提供する。 【構成】 周期的システム管理割込（ＳＭＩ）源（１０
２）は、予め定められた速度でＳＭＩをアサートするた
めのプログラマブルタイマ（１２４）を含む。マイクロ
プロセッサ（１０４）は、ＣＰＵローカルバス（１０
８）を介して周期的ＳＭＩ源（１０２）に結合される。
周期的ＳＭＩ源（１０２）は、カウント値およびイネー
ブルビットを内部構成レジスタ（１２２）にロードする
ことができるようにするＩ／Ｏ書込サイクルを実行する
ことによってプログラムされ得る。イネーブルビットが
セットされると、プログラマブルタイマ（１２４）は、
構成レジスタ（１２２）内のカウント値による判断に従
った一定の速度で周期的システム管理割込をアサートす
る。
理割込を自動的に発生できる周期的システム管理割込源
を含むコンピュータシステムを提供する。 【構成】 周期的システム管理割込（ＳＭＩ）源（１０
２）は、予め定められた速度でＳＭＩをアサートするた
めのプログラマブルタイマ（１２４）を含む。マイクロ
プロセッサ（１０４）は、ＣＰＵローカルバス（１０
８）を介して周期的ＳＭＩ源（１０２）に結合される。
周期的ＳＭＩ源（１０２）は、カウント値およびイネー
ブルビットを内部構成レジスタ（１２２）にロードする
ことができるようにするＩ／Ｏ書込サイクルを実行する
ことによってプログラムされ得る。イネーブルビットが
セットされると、プログラマブルタイマ（１２４）は、
構成レジスタ（１２２）内のカウント値による判断に従
った一定の速度で周期的システム管理割込をアサートす
る。
Description
【０００１】
【発明の分野】本発明はコンピュータシステムに関し、
より特定的には、コンピュータシステム内に用いられる
システム管理割込源に関する。
より特定的には、コンピュータシステム内に用いられる
システム管理割込源に関する。
【０００２】
【関連技術の説明】割込により駆動されるコンピュータ
システムにより、ハードウェア信号がソフトウェアにそ
の実行の経路を変えさせることができるようにするメカ
ニズムが得られる。割込を処理するためにマイクロプロ
セッサがまず最初に行なうのは、プログラムカウンタ
（通常、スタック上の後入れ先出し方式で動作するマイ
クロプロセッサのスタックポインタにより指されるメモ
リの領域）をセーブすることである。これにより、ソフ
トウェアは、スタックからのセーブされた値をマイクロ
プロセッサのプログラムカウンタにロードすることによ
って、割込まれた時点の通常のプログラムフローに戻る
ことが可能となる。プログラムカウンタに加えて他のレ
ジスタ（累算器またはインデックスポインタ等）を自動
的にセーブするマイクロプロセッサもある。マイクロプ
ロセッサが割込サービスルーチンにジャンプすると、実
際の割込処理が始まる。割込サービスルーチンは、割込
をサービスするソフトウェアコードのサブセットであ
る。
システムにより、ハードウェア信号がソフトウェアにそ
の実行の経路を変えさせることができるようにするメカ
ニズムが得られる。割込を処理するためにマイクロプロ
セッサがまず最初に行なうのは、プログラムカウンタ
（通常、スタック上の後入れ先出し方式で動作するマイ
クロプロセッサのスタックポインタにより指されるメモ
リの領域）をセーブすることである。これにより、ソフ
トウェアは、スタックからのセーブされた値をマイクロ
プロセッサのプログラムカウンタにロードすることによ
って、割込まれた時点の通常のプログラムフローに戻る
ことが可能となる。プログラムカウンタに加えて他のレ
ジスタ（累算器またはインデックスポインタ等）を自動
的にセーブするマイクロプロセッサもある。マイクロプ
ロセッサが割込サービスルーチンにジャンプすると、実
際の割込処理が始まる。割込サービスルーチンは、割込
をサービスするソフトウェアコードのサブセットであ
る。
【０００３】マイクロプロセッサハードウェアが種々の
割込源を区別できなければ、割込はベクトル化されてい
ないといわれる。ベクトル化されていない割込に関し
て、割込サービスルーチンは、どの装置が割込を発生し
たかを判断するために、可能性のある割込源の各々をテ
スト（ポーリング）しなければならない。より高速な機
構は、割込処理の始めの割込肯定応答サイクルの間にデ
ータバス上にＩＤコードを駆動することによって割込装
置自身を識別できるようにするベクトル化された割込を
行なう。その後、マイクロプロセッサは示された割込サ
ービスルーチンを実行する。
割込源を区別できなければ、割込はベクトル化されてい
ないといわれる。ベクトル化されていない割込に関し
て、割込サービスルーチンは、どの装置が割込を発生し
たかを判断するために、可能性のある割込源の各々をテ
スト（ポーリング）しなければならない。より高速な機
構は、割込処理の始めの割込肯定応答サイクルの間にデ
ータバス上にＩＤコードを駆動することによって割込装
置自身を識別できるようにするベクトル化された割込を
行なう。その後、マイクロプロセッサは示された割込サ
ービスルーチンを実行する。
【０００４】特に一般的なモデル８０３８６および８０
４８６マイクロプロセッサのようなマイクロプロセッサ
は、割込信号を受取るための入力端子（ＩＮＴ）を含
む。複数の割込装置を含むコンピュータシステムはしば
しば、ソフトウェアにより種々の割込源に優先順位をつ
けたりそれをマスクしたりすることができるようにする
プログラマブル割込コントローラを用いる。例示的な割
込源には、キーボード、プリンタ、およびリアルタイム
クロックがある。
４８６マイクロプロセッサのようなマイクロプロセッサ
は、割込信号を受取るための入力端子（ＩＮＴ）を含
む。複数の割込装置を含むコンピュータシステムはしば
しば、ソフトウェアにより種々の割込源に優先順位をつ
けたりそれをマスクしたりすることができるようにする
プログラマブル割込コントローラを用いる。例示的な割
込源には、キーボード、プリンタ、およびリアルタイム
クロックがある。
【０００５】ほとんどのマイクロプロセッサはまた、ソ
フトウェアによって不能化することができないマスク不
能割込（ＮＭＩ）を用いる。この割込は通常現在の命令
の実行が終了すると処理される。この割込は、典型的に
はアボート信号または電力異常の検出等の比較的優先順
位の高いエラー割込のために用いられる。
フトウェアによって不能化することができないマスク不
能割込（ＮＭＩ）を用いる。この割込は通常現在の命令
の実行が終了すると処理される。この割込は、典型的に
はアボート信号または電力異常の検出等の比較的優先順
位の高いエラー割込のために用いられる。
【０００６】さらに別のタイプの割込はシステム管理割
込（ＳＭＩ）である。システム管理割込は典型的にはマ
スク不能割込および標準の割込よりも高い優先順位で扱
われる。システム管理割込は、たとえば電力管理等の種
々のシステム管理機能を起動および／または維持するた
めに用いられる。
込（ＳＭＩ）である。システム管理割込は典型的にはマ
スク不能割込および標準の割込よりも高い優先順位で扱
われる。システム管理割込は、たとえば電力管理等の種
々のシステム管理機能を起動および／または維持するた
めに用いられる。
【０００７】典型的なコンピュータシステムに関連する
１つの問題は、周期的システム管理割込を自動的に発生
できないことである。そのような周期的システム管理割
込は、最小の処理オーバヘッドで規則的な間隔での優先
順位の高いサービスを必要とする電力管理機能とともに
用いられる場合に特に望ましいであろう。典型的なコン
ピュータシステムは柔軟な周期的システム管理割込源を
用いないため、システム全体の機能性は制限され、およ
び／または、ソフトウェア自体が電力管理のサービス間
の間隔を管理しかつ制御しなければならない。したがっ
て、システム管理ソフトウェアにかかる負担がより大き
くなり、その性能が低下してしまう。
１つの問題は、周期的システム管理割込を自動的に発生
できないことである。そのような周期的システム管理割
込は、最小の処理オーバヘッドで規則的な間隔での優先
順位の高いサービスを必要とする電力管理機能とともに
用いられる場合に特に望ましいであろう。典型的なコン
ピュータシステムは柔軟な周期的システム管理割込源を
用いないため、システム全体の機能性は制限され、およ
び／または、ソフトウェア自体が電力管理のサービス間
の間隔を管理しかつ制御しなければならない。したがっ
て、システム管理ソフトウェアにかかる負担がより大き
くなり、その性能が低下してしまう。
【０００８】
【発明の概要】本発明に従ったプログラマブルタイマを
含む周期的ＳＭＩ源によって上述の問題の大部分が解決
される。一実施例では、マイクロプロセッサは、ＣＰＵ
ローカルバスを介して周期的ＳＭＩ源に結合される。周
期的ＳＭＩ源は、カウント値およびイネーブルビットを
内部構成レジスタにロードすることができるＩ／Ｏ書込
サイクルを実行することによってプログラムされ得る。
イネーブルビットがセットされると、プログラマブルタ
イマは、構成レジスタ内のカウント値による判断に従っ
た一定の速度で周期的システム管理割込をアサートす
る。周期的システム管理割込は、たとえば、１６ミリ
秒、６４ミリ秒、２４５ミリ秒、１秒、１６秒、または
１分の間隔でアサートされ得る。周期的ＳＭＩ源は、ソ
フトウェアから独立して周期的システム管理割込を自動
的に発生することができる。したがって、システム管理
サービスルーチンは、最小のシステムオーバヘッドでプ
ログラム可能な速度で実行されるように促され得る。
含む周期的ＳＭＩ源によって上述の問題の大部分が解決
される。一実施例では、マイクロプロセッサは、ＣＰＵ
ローカルバスを介して周期的ＳＭＩ源に結合される。周
期的ＳＭＩ源は、カウント値およびイネーブルビットを
内部構成レジスタにロードすることができるＩ／Ｏ書込
サイクルを実行することによってプログラムされ得る。
イネーブルビットがセットされると、プログラマブルタ
イマは、構成レジスタ内のカウント値による判断に従っ
た一定の速度で周期的システム管理割込をアサートす
る。周期的システム管理割込は、たとえば、１６ミリ
秒、６４ミリ秒、２４５ミリ秒、１秒、１６秒、または
１分の間隔でアサートされ得る。周期的ＳＭＩ源は、ソ
フトウェアから独立して周期的システム管理割込を自動
的に発生することができる。したがって、システム管理
サービスルーチンは、最小のシステムオーバヘッドでプ
ログラム可能な速度で実行されるように促され得る。
【０００９】周期的ＳＭＩ源を用いる１つのコンピュー
タシステムは、コンピュータシステムに電力を与えるバ
ッテリの容量を追跡するための電力管理サブシステムを
含む。バッテリの電圧を表わす値は、バッテリモニタに
結合されるＩ／Ｏポートを介して読取られ得る。周期的
ＳＭＩ源は、割込信号がアサートされるたびに電力管理
サブシステムにＩ／Ｏポートを読取らせるシステム管理
割込信号を予め定められた速度でアサートする。電力管
理サブシステムは、Ｉ／Ｏポートから読取った情報を用
いて、バッテリの残りの容量の推定値を更新する。
タシステムは、コンピュータシステムに電力を与えるバ
ッテリの容量を追跡するための電力管理サブシステムを
含む。バッテリの電圧を表わす値は、バッテリモニタに
結合されるＩ／Ｏポートを介して読取られ得る。周期的
ＳＭＩ源は、割込信号がアサートされるたびに電力管理
サブシステムにＩ／Ｏポートを読取らせるシステム管理
割込信号を予め定められた速度でアサートする。電力管
理サブシステムは、Ｉ／Ｏポートから読取った情報を用
いて、バッテリの残りの容量の推定値を更新する。
【００１０】大まかにいうと、本発明は、割込入力端子
を含むマイクロプロセッサと、割込入力端子に結合され
るシステム管理割込源とを含むコンピュータシステムを
企図する。システム管理割込源は、予め定められた周期
の速度でシステム管理割込信号をアサートすることがで
きるプログラマブルカウンタを含む。
を含むマイクロプロセッサと、割込入力端子に結合され
るシステム管理割込源とを含むコンピュータシステムを
企図する。システム管理割込源は、予め定められた周期
の速度でシステム管理割込信号をアサートすることがで
きるプログラマブルカウンタを含む。
【００１１】本発明はさらに、割込入力端子を有するマ
イクロプロセッサを含むコンピュータシステムのための
システム管理割込源を企図する。システム管理割込源
は、予め定められた速度でシステム管理割込信号をアサ
ートすることができるプログラマブルカウンタと、予め
定められた周期の速度を表わすカウント値をストアする
ための構成レジスタと、構成レジスタに結合され、カウ
ント値を構成レジスタにストアさせることができるデコ
ーダとを含む。
イクロプロセッサを含むコンピュータシステムのための
システム管理割込源を企図する。システム管理割込源
は、予め定められた速度でシステム管理割込信号をアサ
ートすることができるプログラマブルカウンタと、予め
定められた周期の速度を表わすカウント値をストアする
ための構成レジスタと、構成レジスタに結合され、カウ
ント値を構成レジスタにストアさせることができるデコ
ーダとを含む。
【００１２】本発明は最後に、割込入力端子を含むマイ
クロプロセッサと、コンピュータシステムに電力を与え
るためのバッテリと、バッテリに結合され、バッテリの
出力電圧レベルをモニタするためのバッテリモニタと、
バッテリモニタに結合されるＩ／Ｏポートとを含むコン
ピュータシステムを企図し、マイクロプロセッサは、Ｉ
／Ｏポートで、出力電圧レベルを表わすデジタル値を読
取ることができる。コンピュータシステムは、バッテリ
の容量の推定値を追跡するための電力管理サブシステム
と、割込入力端子に結合され、予め定められた速度でシ
ステム管理割込信号をアサートすることができるプログ
ラマブルカウンタを備えるシステム管理割込源とをさら
に含む。マイクロプロセッサは、システム管理割込信号
がアサートされるたびにそれに応答してＩ／Ｏポートで
デジタル値を読取る。
クロプロセッサと、コンピュータシステムに電力を与え
るためのバッテリと、バッテリに結合され、バッテリの
出力電圧レベルをモニタするためのバッテリモニタと、
バッテリモニタに結合されるＩ／Ｏポートとを含むコン
ピュータシステムを企図し、マイクロプロセッサは、Ｉ
／Ｏポートで、出力電圧レベルを表わすデジタル値を読
取ることができる。コンピュータシステムは、バッテリ
の容量の推定値を追跡するための電力管理サブシステム
と、割込入力端子に結合され、予め定められた速度でシ
ステム管理割込信号をアサートすることができるプログ
ラマブルカウンタを備えるシステム管理割込源とをさら
に含む。マイクロプロセッサは、システム管理割込信号
がアサートされるたびにそれに応答してＩ／Ｏポートで
デジタル値を読取る。
【００１３】本発明の他の目的および利点は、添付の図
面を参照して以下の詳細な説明を読めば明らかになるで
あろう。
面を参照して以下の詳細な説明を読めば明らかになるで
あろう。
【００１４】本発明には種々の変形例および変更例が可
能であるが、特定の実施例のみを例示的に図面に示し詳
細に説明する。しかしながら、この図面およびそれに対
する詳細な説明は本発明を開示する特定の形に限定する
ものではなく、本発明が前掲の特許請求の範囲に規定さ
れるような本発明の精神および範囲内にある変形例、変
更例および均等物をすべて含むことが理解されるはずで
ある。
能であるが、特定の実施例のみを例示的に図面に示し詳
細に説明する。しかしながら、この図面およびそれに対
する詳細な説明は本発明を開示する特定の形に限定する
ものではなく、本発明が前掲の特許請求の範囲に規定さ
れるような本発明の精神および範囲内にある変形例、変
更例および均等物をすべて含むことが理解されるはずで
ある。
【００１５】
【好ましい実施例の詳細な説明】次に図面を参照して、
図１は本発明に従った周期的システム管理割込（ＳＭ
Ｉ）源１０２を用いるコンピュータシステム１００のブ
ロック図である。周期的ＳＭＩ源１０２の他に、コンピ
ュータシステム１００は、ＣＰＵローカルバス１０８を
介して周期的ＳＭＩ源１０２に結合されるマイクロプロ
セッサ（ＣＰＵ）１０４、電力管理サブシステム１０
５、およびＩ／Ｏ（入出力）ポート１０６をさらに含
む。コンピュータシステム１００は最後に、Ｉ／Ｏポー
ト１０６とバッテリ１１２との間に結合されるバッテリ
モニタ１１０を含む。
図１は本発明に従った周期的システム管理割込（ＳＭ
Ｉ）源１０２を用いるコンピュータシステム１００のブ
ロック図である。周期的ＳＭＩ源１０２の他に、コンピ
ュータシステム１００は、ＣＰＵローカルバス１０８を
介して周期的ＳＭＩ源１０２に結合されるマイクロプロ
セッサ（ＣＰＵ）１０４、電力管理サブシステム１０
５、およびＩ／Ｏ（入出力）ポート１０６をさらに含
む。コンピュータシステム１００は最後に、Ｉ／Ｏポー
ト１０６とバッテリ１１２との間に結合されるバッテリ
モニタ１１０を含む。
【００１６】マイクロプロセッサ１０４は、予め定めら
れた命令セットを実行するデータ処理ユニットであり、
これはたとえばモデル８０４８６マイクロプロセッサで
例示的に構成される。電力管理サブシステム１０５は、
コンピュータシステム１００全体の電力消費量を調節し
かつ最小限にするために設けられ、ハードウェア、ソフ
トウェアまたはそれらの組合せによって実現され得る。
図１の実施例では、電力管理サブシステム１０５は、バ
ッテリ１１２の容量を推定しかつ追跡するいわゆる「燃
料計」を含む。
れた命令セットを実行するデータ処理ユニットであり、
これはたとえばモデル８０４８６マイクロプロセッサで
例示的に構成される。電力管理サブシステム１０５は、
コンピュータシステム１００全体の電力消費量を調節し
かつ最小限にするために設けられ、ハードウェア、ソフ
トウェアまたはそれらの組合せによって実現され得る。
図１の実施例では、電力管理サブシステム１０５は、バ
ッテリ１１２の容量を推定しかつ追跡するいわゆる「燃
料計」を含む。
【００１７】バッテリ１１２は、コンピュータシステム
１００に電力を与える。バッテリモニタ１１０およびＩ
／Ｏポート１０６は、電力管理サブシステム１０５がバ
ッテリ１１２の出力電圧Ｖb を表わす値を読取ることが
できるようにするために設けられる。具体的には、バッ
テリモニタ１１０は、バッテリ１１２のアナログ電圧値
を、電力管理サブシステム１０５によってＩ／Ｏポート
１０６を介して読取ることができるデジタル値に変換す
る。電力管理サブシステム１０５は、マイクロプロセッ
サ１０４のＳＭＩ ＩＮ端子でシステム管理割込信号が
アサートされるとＩ／Ｏポート１０６を読取るソフトウ
ェアコードを含む。Ｉ／Ｏポート１０６を読取った後、
電力管理サブシステム１０５は、デジタル値（バッテリ
電圧Ｖbを表わす）を処理して、バッテリ１１２の残り
の容量を判断する。出力電圧に基づいてバッテリの容量
を推定する具体的な方法は周知である。
１００に電力を与える。バッテリモニタ１１０およびＩ
／Ｏポート１０６は、電力管理サブシステム１０５がバ
ッテリ１１２の出力電圧Ｖb を表わす値を読取ることが
できるようにするために設けられる。具体的には、バッ
テリモニタ１１０は、バッテリ１１２のアナログ電圧値
を、電力管理サブシステム１０５によってＩ／Ｏポート
１０６を介して読取ることができるデジタル値に変換す
る。電力管理サブシステム１０５は、マイクロプロセッ
サ１０４のＳＭＩ ＩＮ端子でシステム管理割込信号が
アサートされるとＩ／Ｏポート１０６を読取るソフトウ
ェアコードを含む。Ｉ／Ｏポート１０６を読取った後、
電力管理サブシステム１０５は、デジタル値（バッテリ
電圧Ｖbを表わす）を処理して、バッテリ１１２の残り
の容量を判断する。出力電圧に基づいてバッテリの容量
を推定する具体的な方法は周知である。
【００１８】次に、周期的システム管理割込信号の発生
について説明する。周期的ＳＭＩ源１０２は、デコーダ
１２０、構成レジスタ１２２、およびプログラマブルカ
ウンタ１２４を含む。以下の説明から理解されるよう
に、周期的ＳＭＩ源１０２は、選択された一定の速度で
周期的システム管理割込信号を自動的にアサートするた
めに設けられる。
について説明する。周期的ＳＭＩ源１０２は、デコーダ
１２０、構成レジスタ１２２、およびプログラマブルカ
ウンタ１２４を含む。以下の説明から理解されるよう
に、周期的ＳＭＩ源１０２は、選択された一定の速度で
周期的システム管理割込信号を自動的にアサートするた
めに設けられる。
【００１９】構成レジスタ１２２がマップされるコンピ
ュータシステム１００のＩ／Ｏアドレス指定可能空間に
書込サイクルを実行することによって、周期的ＳＭＩ源
１０２は初期化される。具体的には、プログラマは、構
成レジスタ１２２に対応するアドレス信号を用いてＩ／
Ｏ書込サイクルを実行することができる。デコーダ１２
０は、Ｉ／Ｏ書込ストローブ信号ＩＯＷとともにこのア
ドレス信号を受取り、それに応答して、構成レジスタ１
２２に、ＣＰＵローカルバス１０８のデータライン上に
与えられた初期化データをラッチしかつストアさせる。
一実施例では、構成レジスタ１２２に与えられた初期化
データの３ビットがプログラマブルカウンタ１２４のカ
ウント値を制御する。第４のビット（すなわちイネーブ
ルビット）がプログラマブルカウンタ１２４を可能化す
る。一旦イネーブルビットがセットされると、プログラ
マブルカウンタ１２４は、レジスタ１２２にストアされ
たカウント値まで繰返しカウントし、リセットする。プ
ログラマブルカウンタ１２４のカウントサイクルごと
に、ライン１２８でシステム管理割込信号がアサートさ
れる。構成レジスタ１２２にストアされたカウント値に
依存して、システム管理割込信号は、１６ミリ秒、６４
ミリ秒、２４５ミリ秒、１秒、１６秒、または１分の間
隔でアサートされる。マイクロプロセッサ１０４がシス
テム管理割込信号を受取ると、マイクロプロセッサ１０
４は、電力管理サブシステム１０５にＩ／Ｏポート１０
６を読取らせるシステム管理割込ルーチンにジャンプす
る。上で説明したように、電力管理サブシステム１０５
は、Ｉ／Ｏポート１０６から読取ったデジタル値を用い
てバッテリ１１２の残りの容量を判断する。
ュータシステム１００のＩ／Ｏアドレス指定可能空間に
書込サイクルを実行することによって、周期的ＳＭＩ源
１０２は初期化される。具体的には、プログラマは、構
成レジスタ１２２に対応するアドレス信号を用いてＩ／
Ｏ書込サイクルを実行することができる。デコーダ１２
０は、Ｉ／Ｏ書込ストローブ信号ＩＯＷとともにこのア
ドレス信号を受取り、それに応答して、構成レジスタ１
２２に、ＣＰＵローカルバス１０８のデータライン上に
与えられた初期化データをラッチしかつストアさせる。
一実施例では、構成レジスタ１２２に与えられた初期化
データの３ビットがプログラマブルカウンタ１２４のカ
ウント値を制御する。第４のビット（すなわちイネーブ
ルビット）がプログラマブルカウンタ１２４を可能化す
る。一旦イネーブルビットがセットされると、プログラ
マブルカウンタ１２４は、レジスタ１２２にストアされ
たカウント値まで繰返しカウントし、リセットする。プ
ログラマブルカウンタ１２４のカウントサイクルごと
に、ライン１２８でシステム管理割込信号がアサートさ
れる。構成レジスタ１２２にストアされたカウント値に
依存して、システム管理割込信号は、１６ミリ秒、６４
ミリ秒、２４５ミリ秒、１秒、１６秒、または１分の間
隔でアサートされる。マイクロプロセッサ１０４がシス
テム管理割込信号を受取ると、マイクロプロセッサ１０
４は、電力管理サブシステム１０５にＩ／Ｏポート１０
６を読取らせるシステム管理割込ルーチンにジャンプす
る。上で説明したように、電力管理サブシステム１０５
は、Ｉ／Ｏポート１０６から読取ったデジタル値を用い
てバッテリ１１２の残りの容量を判断する。
【００２０】上述のような周期的ＳＭＩ源１０２を用い
るコンピュータシステム１００に従えば、システム管理
割込信号は予め定められたプログラム可能な周期の速度
で発生される。周期的ＳＭＩ源１０２は、幅広い範囲の
周期の速度でのプログラミングを許容するものであり、
これにより、マイクロプロセッサ１０４および電力管理
サブシステム１０５が関連する計時タスクを行なわずに
すむようになる。したがって、処理オーバヘッドを最小
にして規則的な間隔でシステム管理機能を開始しかつ実
行することができる。
るコンピュータシステム１００に従えば、システム管理
割込信号は予め定められたプログラム可能な周期の速度
で発生される。周期的ＳＭＩ源１０２は、幅広い範囲の
周期の速度でのプログラミングを許容するものであり、
これにより、マイクロプロセッサ１０４および電力管理
サブシステム１０５が関連する計時タスクを行なわずに
すむようになる。したがって、処理オーバヘッドを最小
にして規則的な間隔でシステム管理機能を開始しかつ実
行することができる。
【００２１】なお、上述のような周期的システム管理割
込源は、ワイザー（Wisor ）他による「関連する理由レ
ジスタを備える即時システム管理割込源（Immediate Sy
stemManagement Interrupt Source with Associated Re
ason Register）」と題された同一人に譲渡された同時
係属中の特許出願に記載されるような即時システム管理
割込源とともに用いられてもよい。上述のような周期的
システム管理割込源はさらに、以下に示す同一人に譲渡
された特許出願、すなわち、同時係属中のゲファート
（Gephardt）他による「集積プロセッサのための電力管
理メッセージバス（Power Managment Message Bus for
Integrated Processor）」、同時係属中のオブライエン
（O'Brien ）他による「誤動作するソフトウェアから保
護するための、ソフトウェア構成可能状態レジスタとタ
イムアウトカウンタとを含む電力管理ユニット（Power
Management Unit Including Software Configurable St
ateRegister and Time-Out Counters for Protecting A
gainst Misbehaved Software ）」、および同時係属中
のオブライエン（O'Brien ）他による「集積プロセッサ
のための電力管理システム（Power Management System
for an Integrated Processor ）」に記載される回路お
よび技術を組込むコンピュータシステム内で用いられて
もよい。上述の同一人に譲渡された同時係属中の特許出
願をすべて引用によりここに援用する。
込源は、ワイザー（Wisor ）他による「関連する理由レ
ジスタを備える即時システム管理割込源（Immediate Sy
stemManagement Interrupt Source with Associated Re
ason Register）」と題された同一人に譲渡された同時
係属中の特許出願に記載されるような即時システム管理
割込源とともに用いられてもよい。上述のような周期的
システム管理割込源はさらに、以下に示す同一人に譲渡
された特許出願、すなわち、同時係属中のゲファート
（Gephardt）他による「集積プロセッサのための電力管
理メッセージバス（Power Managment Message Bus for
Integrated Processor）」、同時係属中のオブライエン
（O'Brien ）他による「誤動作するソフトウェアから保
護するための、ソフトウェア構成可能状態レジスタとタ
イムアウトカウンタとを含む電力管理ユニット（Power
Management Unit Including Software Configurable St
ateRegister and Time-Out Counters for Protecting A
gainst Misbehaved Software ）」、および同時係属中
のオブライエン（O'Brien ）他による「集積プロセッサ
のための電力管理システム（Power Management System
for an Integrated Processor ）」に記載される回路お
よび技術を組込むコンピュータシステム内で用いられて
もよい。上述の同一人に譲渡された同時係属中の特許出
願をすべて引用によりここに援用する。
【００２２】上述の開示を十分に認識すれば、種々の変
形例および変更例が当業者に明らかとなるであろう。前
掲の特許請求の範囲はそのような変形例および変更例を
すべて含むものとして解釈されるものである。
形例および変更例が当業者に明らかとなるであろう。前
掲の特許請求の範囲はそのような変形例および変更例を
すべて含むものとして解釈されるものである。
【図１】本発明に従った周期的ＳＭＩ源を含むコンピュ
ータシステムのブロック図である。
ータシステムのブロック図である。
１０２ 周期的システム管理割込源 １０４ マイクロプロセッサ １０５ 電力管理サブシステム １０６ Ｉ／Ｏポート １２０ デコーダ １２２ 構成レジスタ １２４ プログラマブルカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ティ・ウィゾー アメリカ合衆国、78729 テキサス州、オ ースティン、コッパー・クリーク、9815、 ナンバー・922 (72)発明者 リタ・エム・オブライエン アメリカ合衆国、78749 テキサス州、オ ースティン、サロマ、4608
Claims (20)
- 【請求項１】 割込入力端子を含むマイクロプロセッサ
と、 前記割込入力端子に結合され、予め定められた周期の速
度でシステム管理割込信号をアサートすることができる
プログラマブルカウンタを備えるシステム管理割込源と
を含む、コンピュータシステム。 - 【請求項２】 前記システム管理割込源は、前記プログ
ラマブルカウンタに結合されＩ／Ｏ書込サイクルの間カ
ウント値を受取ることができる構成レジスタをさらに含
む、請求項１に記載のコンピュータシステム。 - 【請求項３】 前記マイクロプロセッサは前記Ｉ／Ｏ書
込サイクルを開始する、請求項２に記載のコンピュータ
システム。 - 【請求項４】 前記システム管理割込源は、前記構成レ
ジスタに結合され、前記Ｉ／Ｏ書込サイクルの間アドレ
ス信号をデコードし、かつ前記カウント値を前記構成レ
ジスタ内にストアさせるためのデコーダをさらに含む、
請求項２に記載のコンピュータシステム。 - 【請求項５】 前記構成レジスタはさらにイネーブルビ
ットをストアすることができ、前記イネーブルビットは
前記プログラマブルカウンタを可能化する、請求項２に
記載のコンピュータシステム。 - 【請求項６】 前記マイクロプロセッサは、ＣＰＵロー
カルバスを介して前記システム管理割込源に結合され
る、請求項５に記載のコンピュータシステム。 - 【請求項７】 コンピュータシステムに電力を与えるた
めのバッテリをさらに含む、請求項１に記載のコンピュ
ータシステム。 - 【請求項８】 前記バッテリに結合され、前記バッテリ
の出力電圧レベルをモニタするためのバッテリモニタ
と、 前記バッテリモニタに結合され、前記出力電圧レベルを
表わすデジタル値を読取るためのＩ／Ｏポートとをさら
に含む、請求項７に記載のコンピュータシステム。 - 【請求項９】 前記マイクロプロセッサに結合される電
力管理サブシステムをさらに含み、前記デジタル値は、
前記システム管理割込信号のアサートに応答して前記電
力管理サブシステムによって前記Ｉ／Ｏポートから読取
られる、請求項８に記載のコンピュータシステム。 - 【請求項１０】 前記プログラマブルカウンタは、前記
システム管理割込信号が１６ミリ秒ないし１分の間の間
隔でアサートされるようにプログラム可能である、請求
項１に記載のコンピュータシステム。 - 【請求項１１】 前記デコーダはさらにＩ／Ｏ書込信号
を受取る、請求項５に記載のコンピュータシステム。 - 【請求項１２】 割込入力端子を有するマイクロプロセ
ッサを含むコンピュータシステムのためのシステム管理
割込源であって、前記システム管理割込源は、 予め定められた速度でシステム管理割込信号をアサート
することができるプログラマブルカウンタと、 前記予め定められた周期の速度を表わすカウント値をス
トアするための構成レジスタと、 前記構成レジスタに結合され、前記カウント値が前記構
成レジスタにストアされるようにすることができるデコ
ーダとを含む、システム管理割込源。 - 【請求項１３】 前記構成レジスタはイネーブルビット
をストアすることができ、前記イネーブルビットは前記
プログラマブルカウンタを可能化する、請求項１２に記
載のシステム管理割込源。 - 【請求項１４】 前記プログラマブルカウンタは、１６
ミリ秒ないし１分の間の間隔で前記システム管理割込信
号をアサートすることができる、請求項１２に記載のシ
ステム管理割込源。 - 【請求項１５】 前記システム管理割込信号は、前記マ
イクロプロセッサの前記割込入力端子に与えられる、請
求項１２に記載のシステム管理割込源。 - 【請求項１６】 割込入力端子を含むマイクロプロセッ
サと、 前記コンピュータシステムに電力を与えるためのバッテ
リと、 前記バッテリに結合され、前記バッテリの出力電圧レベ
ルをモニタするためのバッテリモニタと、 前記バッテリモニタに結合されるＩ／Ｏポートとを含
み、前記マイクロプロセッサは前記Ｉ／Ｏポートで前記
出力電圧レベルを表わすデジタル値を読取ることがで
き、 前記マイクロプロセッサに結合され、前記バッテリの容
量の推定値を追跡するための電力管理サブシステムと、 前記割込入力端子に結合され、予め定められた速度でシ
ステム管理割込信号をアサートすることができるプログ
ラマブルカウンタを含むシステム管理割込源とをさらに
含み、前記マイクロプロセッサは、前記システム管理割
込信号がアサートされるたびにそれに応答して前記Ｉ／
Ｏポートで前記デジタル値を読取る、コンピュータシス
テム。 - 【請求項１７】 前記システム管理割込源は、前記プロ
グラマブルカウンタに結合される構成レジスタをさらに
含み、前記構成レジスタは、前記プログラマブルカウン
タを制御するカウント値をストアすることができる、請
求項１６に記載のコンピュータシステム。 - 【請求項１８】 前記システム管理割込源は、前記構成
レジスタに結合され、前記カウント値が前記構成レジス
タにストアされるようにするためのデコーダをさらに含
む、請求項１７に記載のコンピュータシステム。 - 【請求項１９】 前記構成レジスタはさらにイネーブル
ビットをストアすることができ、前記イネーブルビット
は前記プログラマブルカウンタを可能化する、請求項１
８に記載のコンピュータシステム。 - 【請求項２０】 前記プログラマブルカウンタは、１６
ミリ秒ごとに１回ないし１分ごとに１回の範囲の周期の
速度で前記システム管理割込信号をアサートすることが
できる、請求項１６に記載のコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US19059794A | 1994-02-02 | 1994-02-02 | |
| US190597 | 1994-02-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07311685A true JPH07311685A (ja) | 1995-11-28 |
Family
ID=22701998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7015163A Withdrawn JPH07311685A (ja) | 1994-02-02 | 1995-02-01 | コンピュータシステムおよびコンピュータシステムのためのシステム管理割込源 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5606713A (ja) |
| EP (1) | EP0666530A3 (ja) |
| JP (1) | JPH07311685A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5919259A (en) * | 1997-04-18 | 1999-07-06 | Dahl; Nathaniel H. | Method and apparatus for supplying power to a CPU using an adaptor card |
| US6073233A (en) * | 1997-10-08 | 2000-06-06 | Cisco Technology, Inc. | Method and apparatus for distributing and accessing configuration registers |
| KR100528476B1 (ko) * | 2003-07-22 | 2005-11-15 | 삼성전자주식회사 | 컴퓨터 시스템의 인터럽트 처리 장치 |
| US20070088988A1 (en) * | 2005-10-14 | 2007-04-19 | Dell Products L.P. | System and method for logging recoverable errors |
| US7774626B2 (en) * | 2007-03-29 | 2010-08-10 | Intel Corporation | Method to control core duty cycles using low power modes |
| KR101689279B1 (ko) | 2010-09-17 | 2016-12-23 | 삼성전자주식회사 | 타이머 및 이를 포함하는 집적 회로 디바이스 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099232A (en) * | 1976-09-14 | 1978-07-04 | Mos Technology, Inc. | Interval timer arrangement in a microprocessor system |
| US4348743A (en) * | 1976-09-27 | 1982-09-07 | Mostek Corporation | Single chip MOS/LSI microcomputer with binary timer |
| US4307455A (en) * | 1978-02-27 | 1981-12-22 | Rockwell International Corporation | Power supply for computing means with data protected shut-down |
| US4460870A (en) * | 1981-07-23 | 1984-07-17 | Curtis Instruments, Inc. | Quiescent voltage sampling battery state of charge meter |
| US4707795A (en) * | 1983-03-14 | 1987-11-17 | Alber Engineering, Inc. | Battery testing and monitoring system |
| US4761824A (en) * | 1985-05-23 | 1988-08-02 | Nec Corporation | Battery-powered mobile communications apparatus having transmitter reset function |
| US4868832A (en) * | 1986-04-30 | 1989-09-19 | Marrington S Paul | Computer power system |
| US5266736A (en) * | 1988-06-21 | 1993-11-30 | Kawai Musical Instrument Mfg. Co., Ltd. | Interruption control apparatus for use in performance information processing system |
| JPH0697429B2 (ja) * | 1988-11-21 | 1994-11-30 | 日本モトローラ株式会社 | 低電圧阻止制御装置 |
| US5032825A (en) * | 1990-03-02 | 1991-07-16 | Motorola, Inc. | Battery capacity indicator |
| US5274791A (en) * | 1991-07-05 | 1993-12-28 | Chips And Technologies, Inc. | Microprocessor with OEM mode for power management with input/output intiated selection of special address space |
-
1995
- 1995-01-25 EP EP95300445A patent/EP0666530A3/en not_active Withdrawn
- 1995-02-01 JP JP7015163A patent/JPH07311685A/ja not_active Withdrawn
- 1995-11-06 US US08/554,396 patent/US5606713A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0666530A3 (en) | 1996-08-28 |
| US5606713A (en) | 1997-02-25 |
| EP0666530A2 (en) | 1995-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |